减小负偏压温度不稳定性的CMOS器件制作方法技术

一种减小负偏压温度不稳定性的CMOS器件制作方法，包括：第一步骤，在衬底中进行阱注入形成P型阱以及N型阱；第二步骤，在衬底表面制作栅极氧化层；第三步骤，在栅极氧化层表面进行栅极层的淀积；第四步骤，对栅极层进行光刻以形成在P型阱上形成PMOS栅极，在N型阱上形成NMOS栅极；第五步骤，在PMOS栅极和NMOS栅极的侧边分别制作栅极侧墙一；第六步骤，进行轻掺杂注入在P型阱中形成PMOS轻掺杂源漏结构，并在N型阱中形成NMOS轻掺杂源漏结构；第七步骤，在器件表面淀积氮化硅薄膜；第八步骤，利用UV光对硅片进行照射；第九步骤，在栅极侧墙一侧边制作形成侧墙二；第十步骤，进行源漏注入形成，从而在P型阱中形成PMOS源漏极，在N型阱中形成NMOS源漏极。

【技术实现步骤摘要】
【专利摘要】一种减小负偏压温度不稳定性的CMOS器件制作方法，包括：第一步骤，在衬底中进行阱注入形成P型阱以及N型阱；第二步骤，在衬底表面制作栅极氧化层；第三步骤，在栅极氧化层表面进行栅极层的淀积；第四步骤，对栅极层进行光刻以形成在P型阱上形成PMOS栅极，在N型阱上形成NMOS栅极；第五步骤，在PMOS栅极和NMOS栅极的侧边分别制作栅极侧墙一；第六步骤，进行轻掺杂注入在P型阱中形成PMOS轻掺杂源漏结构，并在N型阱中形成NMOS轻掺杂源漏结构；第七步骤，在器件表面淀积氮化硅薄膜；第八步骤，利用UV光对硅片进行照射；第九步骤，在栅极侧墙一侧边制作形成侧墙二；第十步骤，进行源漏注入形成，从而在P型阱中形成PMOS源漏极，在N型阱中形成NMOS源漏极。【专利说明】减小负偏压温度不稳定性的CMOS器件制作方法
本专利技术涉及半导体制造领域，更具体地说，本专利技术涉及一种减小负偏压温度不稳定性(NBTI:Negative Bias Temperature Instability)的 CMOS 器件制作方法。
技术介绍
随着超大规模集成电路技术的迅速发展，MOSFET器件的尺寸在不断减小。由于MOSFET晶体管尺寸的急剧减小，栅氧化层的厚度减小至2nm甚至更薄。在MOS器件按比例缩小尺寸的同时，工作电压并未相应地等比例降低，这使得MOS器件的沟道电场和氧化层电场显著增加，NBTI效应引起的退化日益显著。NBTI，即负偏压温度不稳定性，通常指PMOS管在高温、强场负栅压作用下表现得器件性能退化。电性温度在80-250度的范围内，如图1所示。NBTI退化表现为器件的关态电流(1ff)增大，阈值电压(Vth)负向漂移，跨导(Gm)和漏电流(Ids)减小等。此外，为了提高晶体管性能，减小栅氧化层的漏电流，在栅氧化层中引入N原子已经成为一种工艺标准，但是，N原子的引入在一定程度上加剧了器件NBTI退化。在对NBTI退化机理的研究中，普遍认为是Si02/Si界面发生的Si的悬挂键引起的。在NBTI应力过程中，氧化层固定电荷和由于表面空穴参与而产生的界面陷阱(Si3SSi.)是引起NBTI效应的主要原因。而在固定电荷和界面陷阱造成的NBTI效应中S1-H键都起了关键的作用。在NBTI应力条件下，空穴在电场的作用下可以使S1-H键分解，从而形成界面陷阱，如图2A和图2B所示，造成器件的退化。反应方程式如下:界面陷拼Si3 ξ siH—Si3 ξ Si.十 H0Si3 = SiH 十 H+ — Si3 — Si.十 H2氧化层电荷O3 — SiH — O3 Ξ Si.十 H0O3 三 SiH 十 H+ — O3 E Si.十 H2但是，在CMOS器件栅氧化层中H作为固定电荷和界面陷阱中Si的主要成键物质，是最常见和不可避免的杂质，并在NBTI反应过程中起主要作用。在现在的CMOS工艺流程中，已经采取了相关措施来抑制NBTI效应。比如在Si02/Si界面处通过氘⑶的缺陷钝化，在提高器件可靠性方面有很大优势。因为根据动态同位素效应，打破与氘形成的S1-D键比与氢形成的S1-H键更困难一些。但是在工艺中实现这种钝化中也存在着重要的问题。在已有的生产线上，通常是通过在通孔形成之后的氘气退火来完成界面的氘化，但是在生产线中后段执行界面的氘化。另外一种方法是，通过减少器件制作工艺中H的引入来减少SiO2/Si界面处的S1-H键数目也能显著提高器件的NBTI性能。但是由于在器件的制作过程中，许多工艺中诸如膜淀积、刻蚀、离子注入和清洗等中存在氢，这些氢在热预算的驱动下，会扩散到Si02/Si界面，与Si悬挂键结合形成S1-H键，从而加剧了 NBTI效应因此，如何提供一种能减小MOS器件制作过程中引入氢的工艺方法，从而减少Si02/Si界面处S1-H键的数目，进而可以提高NBTI性能，已经成为一个比较重要的问题。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够减小负偏压温度不稳定性的CMOS器件制作方法。为了实现上述技术目的，根据本专利技术，提供了一种减小负偏压温度不稳定性的CMOS器件制作方法，其包括:第一步骤，在衬底中进行阱注入形成P型阱以及N型阱；第二步骤，在衬底表面制作栅极氧化层；第三步骤，在栅极氧化层表面进行栅极层的淀积；第四步骤，对栅极层进行光刻以形成在P型阱上形成PMOS栅极，在N型阱上形成NMOS栅极；第五步骤，在PMOS栅极和NMOS栅极的侧边分别制作栅极侧墙一；第六步骤，进行轻掺杂注入在P型阱中形成PMOS轻掺杂源漏结构，并在N型阱中形成NMOS轻掺杂源漏结构；第七步骤，在器件表面淀积氮化硅薄膜；第八步骤，利用UV光对硅片进行照射；第九步骤，在栅极侧墙一侧边制作形成侧墙二 ； 第十步骤，进行源漏注入形成，从而在P型阱中形成PMOS源漏极，在N型阱中形成NMOS源漏极。优选地，所述减小负偏压温度不稳定性的CMOS器件制作方法还包括:第十一步骤，用于制作金属前介质、通孔、金属插塞和金属层。优选地，在第一步骤中，通过磷掺杂形成N阱，通过B掺杂形成P阱。优选地，第三步骤中，淀积的栅极层的材料是多晶硅。优选地，在第五步骤中，栅极侧墙一的形成包括多晶硅栅的氧化和SiN的淀积。优选地，第六步骤中轻掺杂杂质为氟化硼。优选地，第八步骤中利用UV光对硅片进行照射的温度为450-480°C，照射时间为100-150S。优选地，第九步骤中侧墙二的形成包括氧化物的淀积，SiN的淀积以及SiN的刻蚀。优选地，在第十步骤中，通过P型掺杂注入形成P型的源漏极，所述P型掺杂为硼掺杂。本方法提供一种半导体集成电路工艺的一种新的工艺用以改善MOS器件的NBTI效应。通过在传统的半导体MOS器件制作过程中，在干法刻蚀形成第二道氮化硅侧墙前和氮化硅膜淀积之后，用UV光对晶片进行照射以去除氮化硅薄膜中的残留的一些氢原子，氢分子以及水汽，避免形成的氮化硅侧墙中的氢元素扩散到栅极氧化层下表面Si02/Si界面处与界面处的Si悬挂键结合，达到减小Si02/Si界面处S1-H键数目，从而提高MOS器件中的NBTI性能，进而提高CMOS器件性能。与传统的工艺的NBTI改善工艺相比，该工艺具有工艺简单、易于实现等特点。【专利附图】【附图说明】结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中:图1示意性地示出了 NBTI效应。图2A和图2B示意性地示出了 Si/Si02界面的成键结构。图3示意性地示出了根据本专利技术优选实施例的减小负偏压温度不稳定性的CMOS器件制作方法的流程图。图4-图14示意性地示出了根据本专利技术优选实施例的减小负偏压温度不稳定性的CMOS器件制作方法的各个步骤的器件截面图。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。【具体实施方式】为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内容进行详细描述。图3示意性地示出了根据本专利技术优选实施例的减小负偏压温度不稳定性的CMOS器件制作方法的流程图。如图3所示，根据本专利技术优选实施例的减小负偏压温度不稳本文档来自技高网...

【技术保护点】
一种减小负偏压温度不稳定性的CMOS器件制作方法，其特征在于包括：第一步骤，在衬底中进行阱注入形成P型阱以及N型阱；第二步骤，在衬底表面制作栅极氧化层；第三步骤，在栅极氧化层表面进行栅极层的淀积；第四步骤，对栅极层进行光刻以形成在P型阱上形成PMOS栅极，在N型阱上形成NMOS栅极；第五步骤，在PMOS栅极和NMOS栅极的侧边分别制作栅极侧墙一；第六步骤，进行轻掺杂注入在P型阱中形成PMOS轻掺杂源漏结构，并在N型阱中形成NMOS轻掺杂源漏结构；第七步骤，在器件表面淀积氮化硅薄膜；第八步骤，利用UV光对硅片进行照射；第九步骤，在栅极侧墙一侧边制作形成侧墙二；第十步骤，进行源漏注入形成，从而在P型阱中形成PMOS源漏极，在N型阱中形成NMOS源漏极。

【技术特征摘要】

【专利技术属性】
技术研发人员：张冬明，刘巍，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：