半导体器件、半导体基板、半导体基板的制造方法及半导体器件的制造方法技术

本发明专利技术提供一种半导体器件，形成于第一半导体晶体层上的第一沟道型的第一MISFET的第一源极及第一漏极由构成第一半导体晶体层的原子与镍原子的化合物、构成第一半导体晶体层的原子与钴原子的化合物或构成第一半导体晶体层的原子与镍原子和钴原子的化合物构成，形成于第二半导体晶体层上的第二沟道型的第二MISFET的第二源极及第二漏极由构成第二半导体晶体层的原子与镍原子的化合物、构成第二半导体晶体层的原子与钴原子的化合物或构成第二半导体晶体层的原子与镍原子和钴原子的化合物构成。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术提供一种半导体器件，形成于第一半导体晶体层上的第一沟道型的第一MISFET的第一源极及第一漏极由构成第一半导体晶体层的原子与镍原子的化合物、构成第一半导体晶体层的原子与钴原子的化合物或构成第一半导体晶体层的原子与镍原子和钴原子的化合物构成，形成于第二半导体晶体层上的第二沟道型的第二MISFET的第二源极及第二漏极由构成第二半导体晶体层的原子与镍原子的化合物、构成第二半导体晶体层的原子与钴原子的化合物或构成第二半导体晶体层的原子与镍原子和钴原子的化合物构成。【专利说明】
本专利技术涉及。另外，本申请是在平成22年度，由独立行政法人新能源.产业技术综合开发机构委托研究的“纳米电子半导体新材料.新结构纳米电子器件技术开发硅平台上πι-v族半导体沟道晶体管技术研究开发”，适用于产业技术能力强化法第19条的专利申请。
技术介绍
GaAs, InGaAs等II1-V族化合物半导体具有高电子迁移率，Ge、SiGe等IV族半导体具有高空穴迁移率。因此，由II1-V族化合物半导体构成N沟道型的MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)，如果是由IV族半导体构成P沟道型的M0SFET，则能够实现具备高性能的CM0SFET(Complementary Metal-Oxide-Semiconductor Field Effect Transistor,互补金属氧化物半导体场效应晶体管)。非专利文献I中公开了在单个基板上形成有以II1-V族化合物半导体为沟道的N沟道型MOSFET和以Ge为沟道的P沟道型MOSFET的CM0SFET结构。非专利文献I:S.Takagi, et al.，SSE, vol.51，pp.526-536，2007.
技术实现思路
专利技术要解决的问题:为了将以II1-V族化合物半导体为沟道的N沟道型MISFET(Metal-1nsulator-Semiconductor Field-Effect Transistor,金属-绝缘体-半导体场效应晶体管)(以下简称为“nMISFET”)和以IV族半导体为沟道的P沟道型MISFET (以下简称为:“pMISFET”)形成于一个基板上，就需要有将nMISFET用的II1-V族化合物半导体和pMISFET用的IV族半导体形成于同一基板上的技术。当考虑到制造LSI (Large ScaleIntegration,大规模集成电路)时，优选将nMISFET用的II1-V族化合物半导体晶体层和pMISFET用的IV族半导体晶体层形成于可利用现有制造装置和现有工艺的硅基板上。另外，为了将由 nMISFET 和 pMISFET 构成的 CMISFET (ComplementaryMetal-1nsulator-Semiconductor Field-Effect Transistor)低价格且高效率地制造成LSI，优选要采用同时形成nMISFET和pMISFET的制造过程。尤其是，如果能够同时形成nMISFET的源极和漏极以及pMISFET的源极和漏极，则能够简化工艺，削减成本，并同时能够容易地应对元件的微细化。例如，在nMISFET的源漏极形成区域及pMISFET的源漏极形成区域将作为源漏极的材料形成为薄膜，进而通过光刻等进行构图成形，从而能够同时形成nMISFET的源极和漏极以及pMISFET的源极和漏极。然而，在形成有nMISFET的II1-V族化合物半导体晶体层与形成有pMISFET的IV族半导体晶体层中，构成材料不同。因此，nMISFET或pMISFET的一方或双方的源漏极区域的电阻变大，或者nMISFET或pMISFET的一方或双方的源漏极区域与源漏极之间的接触电阻变大。因此很难减小nMISFET和pMISFET双方的源漏极区域的电阻或与源漏极接触的电阻。本专利技术的目的是提供一种半导体器件及其制造方法，当在一个基板上形成由沟道为II1-V族化合物半导体的nMISFET和沟道为IV族半导体的pMISFET构成的CMISFET时，同时形成nMISFET和pMISFET的各个源极及各个漏极，并且减小源漏极区域的电阻或与源漏极接触的电阻。而且，该目的还在于提供一种适用于这种技术的半导体基板。解决问题的方案:为了解决上述问题，在本专利技术第一方式中提供一种半导体器件，包括:基底基板；第一半导体晶体层，位于基底基板的上方；第二半导体晶体层，位于第一半导体晶体层的部分区域的上方；第一 MISFET，以第一半导体晶体层中上方没有第二半导体晶体层的区域的一部分为沟道，具有第一源极及第一漏极；以及第二 MISFET，以第二半导体晶体层的一部分为沟道，具有第二源极及第二漏极；第一 MISFET为第一沟道型的MISFET，第二 MISFET为与第一沟道型不同的第二沟道型的MISFET ;第一源极及第一漏极由构成第一半导体晶体层的原子与镍原子的化合物、构成第一半导体晶体层的原子与钴原子的化合物、或构成第一半导体晶体层的原子与镍原子和钴原子的化合物构成；第二源极及第二漏极由构成第二半导体晶体层的原子与镍原子的化合物、构成第二半导体晶体层的原子与钴原子的化合物、或构成第二半导体晶体层的原子与镍原子和钴原子的化合物构成。还可以进一步包括:第一隔离层，位于基底基板与第一半导体晶体层之间，用于将基底基板与第一半导体晶体层电隔离；以及第二隔离层，位于第一半导体晶体层与第二半导体晶体层之间，用于将第一半导体晶体层与第二半导体晶体层电隔离。还可以进一步包括:第二隔离层，位于第一半导体晶体层与第二半导体晶体层之间，用于将第一半导体晶体层与第二半导体晶体层电隔离。此时，基底基板与第一半导体晶体层在接合面处相接；基底基板的位于接合面附近的区域可以含有表现出P型或η型导电类型的杂质原子；第一半导体晶体层的位于接合面附近的区域可以含有表现出与基底基板含有的杂质原子所表现出的导电类型不同的导电类型的杂质原子。基底基板可以与第一隔离层相接，此时，基底基板的与第一隔离层相接的区域具有导电性；对基底基板的与第一隔离层相接的区域施加的电压可以作为背栅电压作用于第一MISFET。第一半导体晶体层可以与第二隔离层相接，此时，第一半导体晶体层的与第二隔离层相接的区域具有导电性；对第一半导体晶体层的与第二隔离层相接的区域施加的电压可以作为背栅电压作用于第二 MISFET。当第一半导体晶体层由IV族半导体晶体构成时，第一 MISFET优选为P沟道型MISFET ;当第二半导体晶体层由II1-V族化合物半导体晶体构成时，第二 MISFET优选为N沟道型MISFET。当第一半导体晶体层由II1-V族化合物半导体晶体构成，第一 MISFET优选为N沟道型MISFET ;当第二半导体晶体层由IV族半导体晶体构成时，第二 MISFET优选为P沟道型MISFET。在本专利技术第二方式中提供一种半导体基板，是用于第一方式的半导体器件的半导体基板，包括:基底基板、位于基底基板上方的第一半导体晶体层、以及位于第一半导体晶体层上方的第二半导体晶体层。半导体基板可以进一步包括:第一隔离层，位于基底基板与第一半导体晶体层之间，用于将基本文档来自技高网...

【技术保护点】
一种半导体器件，包括：基底基板；第一半导体晶体层，位于所述基底基板的上方；第二半导体晶体层，位于所述第一半导体晶体层的部分区域的上方；第一MISFET，以所述第一半导体晶体层中上方没有所述第二半导体晶体层的区域的一部分为沟道，具有第一源极及第一漏极；以及第二MISFET，以所述第二半导体晶体层的一部分为沟道，具有第二源极及第二漏极；所述第一MISFET为第一沟道型的MISFET，所述第二MISFET为与所述第一沟道型不同的第二沟道型的MISFET；所述第一源极及所述第一漏极由构成所述第一半导体晶体层的原子与镍原子的化合物、构成所述第一半导体晶体层的原子与钴原子的化合物或构成所述第一半导体晶体层的原子与镍原子和钴原子的化合物构成；所述第二源极及所述第二漏极由构成所述第二半导体晶体层的原子与镍原子的化合物、构成所述第二半导体晶体层的原子与钴原子的化合物或构成所述第二半导体晶体层的原子与镍原子和钴原子的化合物构成。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：秦雅彦，山田永，横山正史，金相贤，竹中充，高木信一，安田哲二，
申请(专利权)人：住友化学株式会社，国立大学法人东京大学，独立行政法人产业技术综合研究所，
类型：
国别省市：