本发明专利技术公开了一种优化焊盘位置减小芯片面积的集成电路版图设计方法，包括以下步骤：1、确定芯片的焊盘总数；2、确定芯片每边的焊盘个数；3、确定焊盘限定的芯片面积S1和布线面积S1’；4、确定内部电路的芯片面积S2；5、优化焊盘位置减小芯片面积的设计。本发明专利技术的方法在设计集成电路版图时，通过优化焊盘位置减小了芯片面积，提高了产出率，因面积减小从而使单位圆片的产量显著增加。
【技术实现步骤摘要】
本专利技术涉及集成电路版图设计领域，尤其涉及一种优化焊盘位置减小芯片面积的集成电路版图设计方法。
技术介绍
集成电路版图一般由两部分组成：一部分是内部电路部分（CORE），一般包含RAM、IP和标准单元等，来实现电路逻辑，决定芯片的功能；另一部分是焊盘（PAD），一般包含ESD保护电路和PAD点，它是内部电路与外部连接的桥梁。这两部分合起来构成一个完整的功能芯片，并决定着芯片的面积。如果芯片面积由内部电路尺寸所确定而不能再缩小，则称该芯片面积是为内部电路限定（Core-limited）的，记做Score-limited；如果该芯片面积是由焊盘数目确定不能再收缩，则称该芯片面积为焊盘限定（Pad-limited），记做Spad-limited。在“焊盘限定面积”的芯片中，如图1所示，内部电路有大量的空白部分，而焊盘的大小及间距由IC封装的设备能力来决定，通常焊盘的面积和间距是相对固定的，不能再减小，从而造成大量内部面积的浪费，导致单位圆片的产量无法提升，批量生产的效益无法提升。中国专利CN101673311B“一种优化混合信号芯片面积的方法”，采用优化无源器件（R、C）来减小芯片面积技术；中国专利CN101789041A“一种可提高版图效率和集成度的器件版图”，采用优化LDMOS器件版图，提高器件的集成度；中国专利CN1924868A“一种缩小集成电路芯片面积的方法”，利用光学原理缩减掩膜中图像间距来减小半导体器件面积。这些专利都是通过减小内部电路版图面积来减小芯片面积的设计，在“内部电路限定面积”的芯片中起到作用，但在“焊盘限定面积”的芯片中，起决定作用的是焊盘面积，因此，这些方法均无法产生更好的作用。
技术实现思路
本专利技术所要解决的技术问题是提供一种优化焊盘位置减小芯片面积的集成电路版图设计方法，通过优化焊盘位置减小了芯片面积。为解决上述技术问题，本专利技术提供一种优化焊盘位置减小芯片面积的集成电路版图设计方法。本专利技术通过如下技术方案来完成的，它主要包含以下步骤：1、确定芯片的焊盘总数：确定芯片的焊盘总数为N个，包括必需的（如输入、输出）、冗余的（如多个电源、地）、可选的（如中间测试）等，焊盘总数尽量为偶数个，如为奇数，可再适当添加电源、地的数量使其为偶数；2、确定芯片每边的焊盘个数：根据焊盘总数N，取N/4的整数部分确定芯片长宽两边放置的焊盘个数M1和M2,满足N=2×(M1+M2)的关系，并将芯片排列成正方形或长方形的图形；3、确定焊盘限定的芯片面积S1和布线面积S1’：根据芯片长宽两边的焊盘个数M1、M2，依据封装加工能力确定正方形的焊盘长宽大小为D1和间距D2，加上拐角（corner）的长宽大小D3，从而确定了X和Y方向的芯片尺寸，如式（1）所示，X1=M1×(D1+D2)-D2+2D3， Y1=M2×(D1+D2)-D2+2D3 （1）；焊盘限定的芯片面积如式（2）所示，S1=X1×Y1＝[M1×(D1+D2)-D2+2D3]×[M2×(D1+D2)-D2+2D3] （2）；不考虑ESD保护电路尺寸，由焊盘限定得到可布线的内部电路的最大边长X1’、Y1’如式（3）所示，X1’=M1×(D1+D2)-D2， Y1’=M2×(D1+D2)-D2 （3）；可布线的内部电路的最大面积如式（4）所示S1’=X1’×Y1’＝[M1×(D1+D2)-D2]×[M2×(D1+D2)-D2] （4）；4、确定内部电路的芯片面积S2：根据内部电路包含的各电路模块，计算各模块面积，并考虑电源、地线面积，各面积相加并预留5～10％的余量后得到内部电路的芯片面积S2，比较S1与S2的关系，如S1>S2，则该芯片为“焊盘限定面积”型。5、优化焊盘位置减小芯片面积的设计：将焊盘中的ESD保护电路和PAD点分开设计，先只考虑焊盘中的ESD保护电路，而不考虑间距，即D2=0时，根据式（3）、式（4）得到X和Y方向的最小芯片尺寸X3、Y3和最小芯片面积S3如式（5）、（6）所示，X3=M1×D1+2D3， Y3=M2×D1+2D3 （5）；S3＝X3×Y3 （6）；不考虑ESD保护电路尺寸，由焊盘限定得到可布线的内部电路的最大边长X3’、Y3’和布线芯片面积S3’如式（7）、（8）所示，X3’=M1×D1； Y3’=M2×D1 （7）；S3’＝X3’×Y3’=（M1×D1）×（M2×D1） （8）；比较S3’和S2的大小，必须满足式（9）S3’>S2 （9）；再考虑排列长宽所有PAD点应有的长宽尺寸X3”、Y3”，如式（10）所示X3”=M1×（D1+D2）,Y3”=M2×（D1+D2） （10）；应满足式（11）X3>X3”， Y3>Y3” （11）；只有满足了式（9）、式（11）后，才能确定芯片面积为S3， 芯片长宽尺寸为X3、Y3；如不满足式（9）、式（11）的任一个，则应调整焊盘中的ESD保护电路的间距，在0～D2范围内选取适当的尺寸使其满足式（9）、式（11）。通过优化焊盘位置能减小芯片面积，提高了产出率。本专利技术所达到的有益效果：本专利技术的方法在设计集成电路版图时，通过优化焊盘位置减小了芯片面积，提高了产出率，因面积减小从而使单位圆片的产量显著增加。附图说明图1 是“焊盘限定面积”的芯片示意图；图2 是焊盘相关尺寸图；图3 是优化焊盘位置后芯片示意图。具体实施方式下面结合附图对本专利技术作进一步描述。以下实施例仅用于更加清楚地说明本专利技术的技术方案，而不能以此来限制本专利技术的保护范围。以某芯片设计为例，先进行焊盘图形及相关尺寸的说明，焊盘1由PAD点11和ESD保护电路12图形组成，其中PAD点11为正方形，边长D1＝70μm，焊盘间距D2＝30μm，ESD保护电路12图形为长方形，长为D1，宽为D4=100μm，拐角corner为正方形，边长D3＝D1+D4=170μm，见图2。1、确定芯片的焊盘总数：包括地址信号4个，数据输出16个，电源、地共5个，其它信号6个，共31个，为了使焊盘总数尽量为偶数，可再加一个电源或地信号，最终焊盘总数为32个；2、确定芯片每边的焊盘个数：根据焊盘总数为32个，按4边计算32/4＝8，算出每边放置需要8个焊盘，则芯片为正方形；3、确定焊盘限定的芯片面积S1和布线面积S1’：依据封装加工本文档来自技高网...
【技术保护点】
一种优化焊盘位置减小芯片面积的集成电路版图设计方法，其特征是，包括以下步骤：步骤1、确定芯片的焊盘总数：确定芯片的焊盘总数为N个；步骤2、确定芯片每边的焊盘个数：根据焊盘总数N，取N/4的整数部分确定芯片长宽两边放置的焊盘个数分别为M1和M2,满足N=2×(M1+M2)的关系，并将芯片排列成正方形或长方形；步骤3、确定焊盘限定的芯片面积S1和布线面积S1’：根据芯片长宽两边的焊盘个数M1、M2，依据封装加工能力确定正方形的焊盘大小，焊盘长、宽为D1，间距为D2，拐角的宽度D3，从而确定X和Y方向的芯片尺寸，如式（1）所示，X1=M1×(D1+D2)?D2+2D3，?Y1=M2×(D1+D2)?D2+2D3???????????????（1）；焊盘限定的芯片面积如式（2）所示，S1=X1×Y1＝[M1×(D1+D2)?D2+2D3]×[M2×(D1+D2)?D2+2D3]?????????（2）；不考虑ESD保护电路尺寸，由焊盘限定得到可布线的内部电路的最大边长X1’、Y1’，如式（3）所示，X1’=M1×(D1+D2)?D2，???Y1’=M2×(D1+D2)?D2???????????????????（3）；可布线的内部电路的最大面积S1’，如式（4）所示，S1’=X1’×Y1’＝[M1×(D1+D2)?D2]×[M2×(D1+D2)?D2]?????????????（4）；步骤4、确定内部电路的芯片面积S2：根据内部电路包含的各电路模块，计算各模块面积，各面积相加并预留5～10％的余量后得到内部电路的芯片面积S2，比较S1与S2的关系，如S1>S2，则该芯片为“焊盘限定面积”型；步骤5、优化焊盘位置减小芯片面积的设计：将焊盘中的ESD保护电路和PAD点分开设计，先只考虑焊盘中的ESD保护电路，而不考虑间距，即D2=0时，根据式（3）、式（4）得到X和Y方向的最小芯片尺寸X3、Y3和最小芯片面积S3，如式（5）、（6）所示，X3=M1×D1+2D3，?Y3=M2×D1+2D3?????????????????????????????????（5）；S3＝X3×Y3????????????????????????????????????????????????????????（6）；不考虑ESD保护电路尺寸，由焊盘限定得到可布线的内部电路的最大边长X3’、Y3’和布线芯片面积S3’如式（7）、（8）所示，X3’=M1×D1，??Y3’=M2×D1??????????????????????????????????????（7）；S3’＝X3’×Y3’=（M1×D1）×（M2×D1）?????????????????????????（8）；比较S3’和S2的大小，必须满足式（9）S3’>S2?????????????????????????????????????????????????????????????（9）；再考虑排列长宽所有PAD点应有的长宽尺寸，如式（10）所示，X3”=M1×（D1+D2），Y3”=M2×（D1+D2）????????????????????????（10）；必须满足式（11）X3>X3”，Y3>Y3”?????????????????????????????????????????????????（11）；只有同时满足了式（9）、式（11）后，才确定芯片面积为S3，芯片长宽尺寸为X3、Y3。...
【技术特征摘要】
1. 一种优化焊盘位置减小芯片面积的集成电路版图设计方法，其特征是，包括以下步骤：
步骤1、确定芯片的焊盘总数：确定芯片的焊盘总数为N个；
步骤2、确定芯片每边的焊盘个数：根据焊盘总数N，取N/4的整数部分确定芯片长宽两边放置的焊盘个数分别为M1和M2,满足N=2×(M1+M2)的关系，并将芯片排列成正方形或长方形；
步骤3、确定焊盘限定的芯片面积S1和布线面积S1’：根据芯片长宽两边的焊盘个数M1、M2，依据封装加工能力确定正方形的焊盘大小，焊盘长、宽为D1，间距为D2，拐角的宽度D3，从而确定X和Y方向的芯片尺寸，如式（1）所示，
X1=M1×(D1+D2)-D2+2D3， Y1=M2×(D1+D2)-D2+2D3 （1）；
焊盘限定的芯片面积如式（2）所示，
S1=X1×Y1＝[M1×(D1+D2)-D2+2D3]×[M2×(D1+D2)-D2+2D3] （2）；
不考虑ESD保护电路尺寸，由焊盘限定得到可布线的内部电路的最大边长X1’、Y1’，如式（3）所示，
X1’=M1×(D1+D2)-D2， Y1’=M2×(D1+D2)-D2 （3）；
可布线的内部电路的最大面积S1’，如式（4）所示，
S1’=X1’×Y1’＝[M1×(D1+D2)-D2]×[M2×(D1+D2)-D2] （4）；
步骤4、确定内部电路的芯片面积S2：根据内部电路包含的各电路模块，计算各模块面积，各面积相加并预留5～10％的余量后得到内部电路的芯片面积S2，比较S1与S2的关系，如S1>S2，则该芯片为“焊盘限定面积”型；
步骤5、优化焊盘位置减小芯片面积的设计：将焊盘中的ESD保护电路和PAD点分开设计，先只考虑焊盘中的ESD保护电路，而不考虑间距，即D2=0时，根据式（3）、式（4）得到X和Y方向的最小芯片尺寸X3、Y3和最小芯片面积S3，如式（5）、（6）所示，
X3=M...
【专利技术属性】
技术研发人员：吕江萍，
申请(专利权)人：中国兵器工业集团第二一四研究所苏州研发中心，
类型：发明
国别省市：
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