采用硬掩模形成金属线和通孔制造技术

本发明专利技术公开了一种器件，包括介电层、位于介电层中的金属线以及位于金属线下面并且连接至金属线的通孔。两个伪金属图案与金属线邻接并与直线对准。伪金属线互连两个伪金属图案。伪金属线的宽度小于两个伪金属图案的长度和宽度，其中在与直线垂直的方向上测量宽度。两个伪金属图案和伪金属线的底部与金属线的底面大体齐平。本发明专利技术还公开了采用硬掩模形成金属线和通孔。

【技术实现步骤摘要】

本专利技术涉及半导体
，更具体地，涉及采用硬掩模形成金属线和通孔。
技术介绍
集成电路器件例如晶体管形成在半导体晶圆上方。集成电路器件通过金属线和通孔互连以形成功能电路。金属线和通孔在后端线工艺中形成。为减少金属线和通孔的寄生电容，金属线和通孔被形成在低k介电层中，低k介电层典型地具有低于3.8、低于3.0或低于2.5的k值。在金属线和通孔的形成过程中，蚀刻低k介电材料以形成沟槽和通路开口。低k介电材料的蚀刻可包括在低k介电材料上方形成金属硬掩模，以及使用图案化的金属硬掩模作为蚀刻掩模以形成沟槽。还形成通路开口并且通路开口与沟槽自对准。然后用金属材料填充沟槽和通路开口，其中金属材料可包括铜。然后实施化学机械抛光(CMP)以去除在低k介电材料上方的金属材料的过量部分。金属材料的剩余部分是金属线和通孔。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种器件，包括:介电层；位于所 述介电层中的金属线；在所述金属线下面并且连接至所述金属线的通孔；与所述金属线相邻的两个伪金属图案，其中所述两个伪金属图案与一条直线对准；互连所述两个伪金属图案的伪金属线，其中所述伪金属线的宽度小于所述两个伪金属图案的长度和宽度，其中在与所述直线垂直的方向上测量所述宽度，并且其中所述两个伪金属图案和所述伪金属线的底部与所述金属线的底面大体齐平。在可选实施例中，所述器件进一步包括:设置成具有重复布局的多个伪图案，其中所述多个伪图案中的相邻图案通过窄的伪金属线互连。在可选实施例中，所述多个伪图案形成包括多行和多列的阵列，并且其中，位于所述多个伪图案的同一行中的相邻图案通过窄的伪金属线互连。在可选实施例中，所述两个伪金属图案具有矩形的俯视形状。在可选实施例中，所述金属线和所述通孔形成双镶嵌结构，并且其中所述两个伪金属图案和所述伪金属线没有连接至任何下面的连接通孔。在可选实施例中，所述器件进一步包括在所述介电层上方的金属硬掩模，其中所述金属硬掩模被图案化，并且其中所述金属硬掩模的边缘与所述两个伪金属图案、所述伪金属线和所述金属线的相应边缘对准。在可选实施例中，所述金属硬掩模包括氮化物和金属的化合物。根据本专利技术的另一个方面，提供了一种器件，包括:半导体衬底；位于所述半导体衬底上方的低k介电层；位于所述低k介电层的上部中的多个伪金属图案，其中所述多个伪金属图案设置到包括多行和多列的布局中；以及位于所述低k介电层的上部中的多个伪金属连接件，其中所述多个伪金属图案中的相邻图案通过所述多个伪金属连接件互连。在可选实施例中，所述多个伪金属连接件中的每一个的宽度都具有小于所述多个伪金属图案的长度和宽度。在可选实施例中，位于所述多个伪金属图案中的同一行中的所有相邻图案都通过所述多个伪金属图案互连。在可选实施例中，所述器件进一步包括双镶嵌结构，所述双镶嵌结构包括:位于所述低k介电层的上部中的金属线，其中所述多个伪金属图案和所述多个伪金属连接件的底面与所述金属线的底面大体齐平；以及位于所述低 k介电层的下部中并且连接至所述金属线的通孔。在可选实施例中，所述多个伪金属图案和所述多个伪金属连接件是电浮置的。在可选实施例中，被所述多个伪金属图案和所述多个伪金属连接件隔离的所述低k介电层的多个部分形成具有十字俯视形状的低k介电区。在可选实施例中，所述器件进一步包括位于所述低k介电层上方的金属硬掩模，其中所述金属硬掩模被图案化，并且其中所述金属硬掩模的边缘与所述多个伪金属图案和所述多个伪金属连接件的相应边缘对准。根据本专利技术的又一个方面，还提供了一种方法，包括:在衬底上方形成介电层；在所述介电层上方形成硬掩模； 图案化所述硬掩模；蚀刻所述介电层以在所述介电层中形成多个开口，其中所述硬掩模被用作蚀刻掩模；以及填充所述多个开口以形成:多个伪金属图案，和多个伪金属连接件，其中所述多个伪金属图案中的相邻图案通过所述多个伪金属连接件互连。在可选实施例中，蚀刻所述介电层的步骤包括干蚀刻，并且其中所述方法还包括:在蚀刻所述介电层的步骤之后以及填充所述多个开口的步骤之前，实施湿清除以清除在所述多个开口中的残留物。在可选实施例中，所述硬掩模包括氮化物和金属的化合物。在可选实施例中，所述硬掩模包括氮化钛。在可选实施例中，蚀刻所述介电层的步骤包括:形成并图案化光刻胶，其中通过所述光刻胶中的开口暴露所述介电层的一部分；蚀刻所述介电层以形成开口 ；以及在所述光刻胶被消耗完之后，继续蚀刻所述介电层以形成多个开口，其中，所述开口向下延伸从而形成低于所述多个开口的通路开口。在可选实施例中，所述方法进一步包括在填充所述多个开口的步骤之后，去除所述硬掩模。附图说明为更完整地理解实施例及其优点，现将结合附图所进行的以下描述作为参考，其中:图1-图8是根据一些示例性实施例的在互连结构形成中的多个中间阶段的剖面图，其中互连结构包括沟槽、通孔、伪图案和伪连接件。图9-图13是根据可选实施例的沟槽、通孔、伪图案和伪连接件的俯视图。具体实施例方式下面，详细讨论本专利技术各实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的专利技术概念。所讨论的具体实施例仅是示例性的，并不用于限制本专利技术的范围。根据各种示例性实施例提供了具有金属线和通孔的互连结构及其形成方法。举例说明了形成互连结构的中间阶段。讨论了实施例的变形。贯穿各个视图和示例性实施例，相同的参考标号用于指代相同的部件。参考图1，提供了晶圆10,其包括衬底20以及在它上面的各层。衬底20可由诸如硅、硅锗等常用半导体材料形成，以及衬底20可以是块状衬底(bulk substrate)或绝缘体上半导体(SOI)衬底。集成电路器件22如晶体管形成在衬底20的表面。介电层24形成在衬底上方。在一些实施例中，介电层24是低k介电层,例如具有低于约3.0的介电常量(k值)。金属部件26形成在介电层24中。在一些实施例中，金属部件26由铜或铜合金形成。可选地，金属部件可由其他导电材料形成，例如钨、铝或类似物。金属部件26可电连接至集成电路器件22，其中 电连接用线23表示。蚀刻停止层28形成在介电层24和金属部件26的上方。蚀刻停止层28可由碳化硅、氮化硅或类似物形成。进一步地，介电层30形成在蚀刻停止层28上方。介电层30可由低k介电材料形成，该低k介电材料具有例如低于约3.0或低于约2.5的k值。因此，在整个说明书中，介电层30可选地称为低k介电层30。在一些实施例中，低k介电层30可包括多孔或者非多孔低k介电材料。硬掩模34形成在低k介电层30上方。硬掩模34可以是金属硬掩模,该金属硬掩模由诸如钛、钽以及其组合的金属形成或者由诸如氮化钛、氮化钽、氮化硼以及其组合的金属氮化物形成。因此，这以后硬掩模34可选地称为金属硬掩模34。在可选实施例中，硬掩模34不包括金属。金属硬掩模34也可以是复合层，例如其可以包括钽层以及在钽层上方或下方的氮化钽层。参考图2，其示出了俯视图，图案化金属硬掩模34以形成多个开口 36，38和40，分别用于形成金属线、伪图案和伪连接件。开口 38和40设置到没有开口 36设置于此的芯片区，以使后续形成的金属部件的图案更加均匀。在一些实施例中，开口 38设置为具有重复布局，例如包括多行和本文档来自技高网...

【技术保护点】
一种器件，包括：介电层；位于所述介电层中的金属线；在所述金属线下面并且连接至所述金属线的通孔；与所述金属线相邻的两个伪金属图案，其中所述两个伪金属图案与一条直线对准；互连所述两个伪金属图案的伪金属线，其中所述伪金属线的宽度小于所述两个伪金属图案的长度和宽度，其中在与所述直线垂直的方向上测量所述宽度，并且其中所述两个伪金属图案和所述伪金属线的底部与所述金属线的底面大体齐平。

【技术特征摘要】
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【专利技术属性】
技术研发人员：姚志翔，黄瀛文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：