半导体器件及其制造方法技术

本发明专利技术涉及半导体器件及其制造方法。公开了一种半导体器件，其中未对准不会导致短路并且降低了布线间电容的。多条布线设置在第一层间绝缘层中。气隙形成在第一层间绝缘层中的至少一对布线之间。第二层间绝缘层位于布线和第一层间绝缘层之上。第二层间绝缘层的第一底表面暴露于气隙。当距离最短的一对相邻布线为第一布线时，第一层间绝缘层的位于第一布线之间的上端与第一布线的侧表面接触。第一底表面在第一布线的上表面之下。b/a≤0.5成立，其中a表示第一布线之间的距离，b表示第一层间绝缘层的与第一底表面接触的部分的宽度。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
近年来，已提出了在多层布线层中具有气隙的半导体器件。日本未审查专利公开文本N0.2007-141985描述了如下的制造半导体器件的方法。首先，在用于形成通路的区域中形成作为可选择性去除的绝缘膜的牺牲膜柱状物。然后在相邻布线之间形成层间绝缘层。此时，在层间绝缘层中形成了气隙。这一结构被要求保护以将通路和气隙完全分离。
技术实现思路
然而，有可能上述现有技术不能将布线间电容减小到期望的水平。本专利技术的专利技术人发现一个问题，即通路相对于布线的未对准使得既难以防止短路，又难以减小布线间电容。 根据本专利技术的一个方面，提供了一种半导体器件，包括:第一层间绝缘层；多条布线，设置在第一层间绝缘层中；气隙，形成在第一层间绝缘层中的至少一对布线之间;第二层间绝缘层，设置在布线和第一层间绝缘层之上，第二层间绝缘层的第一底表面暴露于所述气隙。当距离最短的一对相邻布线为第一布线时，第一层间绝缘层的位于第一布线之间的上端与第一布线的侧表面接触；第一底表面在第一布线的上表面之下；并且b/a < 0.5成立,其中a表不第一布线之间的距离，b表不第一层间绝缘层的与第一底表面接触的部分的宽度。根据本专利技术的另一个方面，提供了一种制造半导体器件的方法，包括以下步骤:在半导体衬底上形成第一层间绝缘层；在第一层间绝缘层中形成多个布线槽，并将金属埋置到布线槽中，以形成多条布线(布线形成步骤)；使用布线作为掩模回蚀刻第一层间绝缘层，以在第一层间绝缘层中至少一对布线之间形成第一沟槽，该第一沟槽具有与布线接触的第一侧表面和在第一侧表面之间的底表面(第一沟槽形成步骤)；选择性地各向异性蚀刻第一沟槽的至少底表面，以在第一层间绝缘层中形成第二沟槽(第二沟槽形成步骤)；以及在布线和第一层间绝缘层之上形成第二层间绝缘层，并且通过填充第二沟槽的上部，在第一层间绝缘层中在至少一对布线之间形成气隙。根据本专利技术，第一层间绝缘层的距离最短的相邻第一布线之间的上端与第一部分的侧表面接触。第一底表面在第一布线的上表面之下。当第一布线之间的距离表示为a，并且第一层间绝缘层的与第一底表面接触的部分的距离表示为b时，b对a的比率是预定的比率。结果，在与第一布线接触的第二层间绝缘层中形成未对准通路。由此，未对准通路和布线不会通过气隙而短路。因此，在该半导体器件中，未对准不会导致短路，并且减小了布线间电容。根据本专利技术，可以提供一种半导体器件，其中未对准不会导致短路，并且布线间电容也减小了。附图说明图1是示出根据本专利技术第一实施例的半导体器件的结构的截面图；图2是根据第一实施例的半导体器件的放大的截面图；图3A和3B是根据第一实施例的半导体器件的放大的平面图，其中图3A示出了直线型布线，图3B示出了弯曲布线；图4是根据第一实施例的半导体器件的放大的截面图；图5是说明根据第一实施例的气隙的形状的曲线图；图6是说明根据第一实施例的气隙的形状的曲线图；图7是图解制造根据第一实施例的半导体器件的方法的截面8A和SB是图解制造根据第一实施例的半导体器件的方法的截面图，其中图8A示出下部层间绝缘层，图8B示出其上的第一层间绝缘层； 图9A和9B是图解制造根据第一实施例的半导体器件的方法的截面图，其中图9A示出布线的形成，图9B示出盖层的形成；图1OA和IOB是图解制造根据第一实施例的半导体器件的方法的截面图，其中图1OA示出第一沟槽的形成，图1OB示出第二沟槽的形成；图1lA和IlB是图解制造根据第一实施例的半导体器件的方法的截面图，其中图1lA示出气隙的形成，图1lB示出通路的形成；图12A和12B图解第一实施例的有利效果，其中图12A示出比较例，图12B示出第一实施例；图13是根据本专利技术第二实施例的半导体器件的放大的截面图；图14是根据本专利技术第三实施例的半导体器件的放大的截面图；图15是示出根据本专利技术第四实施例的半导体器件的结构的截面图；图16是示出根据本专利技术第五实施例的半导体器件的结构的截面图；以及图17是示出根据本专利技术第六实施例的半导体器件的结构的截面图。具体实施例方式接下来，将参考附图描述本专利技术的优选示例。在所有附图中，用相同的附图标记来表示相同的元件，并且适当地省略对相同元件的重复描述。第一实施例接下来，参考图1至6描述根据第一实施例的半导体器件。半导体器件10具有下述结构。在第一层间绝缘层310中设置有多条布线320。在第一层间绝缘层310中的至少一对布线320之间设置有气隙500。在布线320和第一层间绝缘层310之上设置有第二层间绝缘层410。第二层间绝缘层410的第一底表面520暴露于气隙500。当距离最短的一对相邻布线320被称为第一布线时,第一层间绝缘层310的位于第一布线之间的上端与第一布线的侧表面接触。第一底表面520位于第一布线的顶面之下。b/a < 0.5的关系成立，其中a表不第一布线之间的距离，b表不第一层间绝缘层310的与第一底表面520接触的部分的宽度。下面给出细节。首先，参考图1描述该半导体器件的整体结构。图1是示出根据第一实施例的半导体器件10的结构的截面图。半导体衬底100例如是Si衬底。在下面给出的描述中，半导体器件10的构成元件被描述为“位于A之下”，意思是指该元件比A更靠近半导体衬底100。半导体衬底100包括具有开口(图中没有用附图标记表示)的元件隔离区110。元件隔离区110 (例如是SiO2的绝缘膜)是通过LOCOS(硅的局部氧化)工艺形成的。可替换地，元件隔离区110可以通过STI (浅沟槽隔离)工艺形成。源区120和漏区130以在平面图中彼此间隔开的方式设置在半导体衬底100中。扩展区140以与源区120和漏区130分别接触的方式位于源区120和漏区130之间。栅绝缘层220位于扩展区140之间。栅电极230设置在栅绝缘层220之上。侧壁绝缘膜260设置在栅绝缘层220和栅电极230两侧的侧壁上。这些元件构成作为半导体器件的晶体管(MISFET:金属绝缘体半导体场效应晶体管)。下部层间绝缘层210设置在半导体衬底100、元件隔离区110、侧壁绝缘膜260和栅电极230之上。下部层间绝缘层210是由例如与下文中将描述的第一层间绝缘层310相同的材料制成的。下部层间绝缘层210具有接触插塞240。阻挡金属层242位于接触插塞240的底表面和侧表面上。接触插塞240被例如耦接到栅电极230。在平面图中，接触插塞240在不同的区域耦接到源区120和漏区130。接触插塞240是由例如W制成的。阻挡金属层242是由T1、Ta、W或任意这些·金属的氮化物制成的。可以在下部层间绝缘层210之上设置防扩散层(未示出)。第一层间绝缘层310设置在下部层间绝缘层210之上。这减小了半导体器件10的布线间电容。特别地，第一层间绝缘层310是例如Si02、SiON, SiOC, SiOCH, SiCOH或SiOF的膜。作为替代，第一层间绝缘层310可以是HSQ(氢倍半硅氧烷)膜、MSQ(甲基倍半硅氧烷)膜或其它有机聚合物。而且，第一层间绝缘层310可以是多孔膜、MPS(分子孔堆叠)膜或致密膜。这里“MPS膜”是指包括分子孔的膜，“致密膜”是指高密度膜。第一层间绝缘层310可以是绝缘膜，包含低k膜或者具有低相对介电常数(例如3本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一层间绝缘层；多条布线，设置在所述第一层间绝缘层中；气隙，形成在所述第一层间绝缘层中的至少一对布线之间；以及第二层间绝缘层，设置在所述布线和所述第一层间绝缘层之上，所述第二层间绝缘层的第一底表面暴露于所述气隙，其中，当距离最短的一对相邻布线为第一布线时，所述第一层间绝缘层的位于所述第一布线之间的上端与所述第一布线的侧表面接触；所述第一底表面在所述第一布线的上表面之下；并且b/a≤0.5成立，其中a表示在所述第一布线之间的距离，而b表示所述第一层间绝缘层的与所述第一底表面接触的部分的宽度。

【技术特征摘要】
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【专利技术属性】
技术研发人员：押田大介，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：