半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件以及制造半导体器件的方法。所述方法包括以下步骤：在半导体衬底上形成沿与第一方向相交叉的第二方向延伸的选择线，其中，半导体衬底具有被隔离层分隔开并沿第一方向延伸的有源区；通过在选择线之间分别将第一杂质注入到有源区中而形成结，并形成填充在选择线之间的多个氧化物层；通过刻蚀所述多个氧化物层中的至少一个来形成暴露结的接触孔；通过将第二杂质注入到在形成接触孔时由于隔离层的损失而暴露的半导体衬底的有源区中来形成结延伸部；以及形成用于填充接触孔的接触插塞。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及一种，更具体而言，涉及一种快闪存储器件及其制造方法。
技术介绍
为了获得半导体器件更高的集成度，快闪存储器件具有包括存储串(string)结构的单元阵列。存储串结构中的每个具有串联耦接在选择晶体管之间的多个单元晶体管。随着存储串结构的集成度增加，源极区和漏极区的宽度变得更小，导致源极区和漏极区的电阻增加并且工艺难度增加。因此，改善高集成快闪存储器件的稳定性和可靠性的方法是有用的。
技术实现思路
示例性实施例涉及一种能够改善快闪存储器件的稳定性和可靠性的。根据本专利技术一个实施例的半导体器件包括半导体衬底，所述半导体衬底包括沿第一方向延伸的有源区；选择线，所述选择线沿与所述第一方向相交叉的第二方向设置在半导体衬底上；结，所述结在选择线之间分别设置在有源区上，并且包括第一杂质；多个氧化物层，所述多个氧化物层填充选择线之间的间隔；结延伸部，所述结延伸部耦接在结之下并设置在半导体衬底的有源区上，其中，所述结延伸部包括第二杂质；以及接触插塞，所述接触插塞穿通所述多个氧化物层中的至少一个并与结和结延伸部接触。根据本专利技术一个实施例的制造半导体器件的方法包括以下步骤在半导体衬底上形成沿与第一方向相交叉的第二方向延伸的选择线，其中，所述半导体衬底具有被隔离层 分隔开并沿第一方向延伸的有源区；通过在选择线之间分别将第一杂质注入到有源区中而形成结，并形成填充在选择线之间的多个氧化物层；通过刻蚀所述多个氧化物层中的至少一个来形成暴露结的接触孔；通过将第二杂质注入到在形成接触孔时由于隔离层的损失而暴露的半导体衬底的有源区中来形成结延伸部；以及形成用于填充接触孔的接触插塞。附图说明图I是根据本专利技术实施例的半导体器件的布局图；图2A至图2L是根据本专利技术第一实施例的的截面图；图3A至图3J是根据本专利技术第二实施例的的截面图；图4是根据本专利技术第二实施例的半导体器件沿源极接触线的方向截取的截面图；以及图5是根据本专利技术一个示例性实施例的存储系统的示意性框具体实施例方式在下文中，将参照附图详细地描述本专利技术的各种实施例。提供附图以允许本领域的技术人员理解本公开的实施例的范围。在以下描述中，可以理解的是，当提及一层在另一层或半导体衬底“上”时，其可以是直接在其它层或衬底上，或也可以在它们之间插入第三层。在附图中，为了清楚和说明的目的而夸大了每层的厚度和尺寸。相同的附图标记在附图中表示相似的元件。图I是根据本专利技术实施例的半导体器件的布局图。图I具体说明NAND快闪存储器件的单元阵列区的一部分。 参见图1，根据本专利技术实施例的半导体器件的单元阵列包括限定了隔离区B和有源区A的半导体衬底。隔离区B和有源区A彼此交替并且在第一方向上彼此相邻布置。通过形成在隔离区B中的隔离沟槽和隔离层使有源区A分离。栅极线(SSL、WL0至WLn以及DSL)沿与隔离区B和有源区A相交叉的第二方向布置。这些栅极线包括漏极选择线DSL、源极选择线SSL以及字线WLO至WLn。漏极选择线DSL彼此相邻布置，源极选择线SSL彼此相邻布置。字线WLO至WLn设置在相邻的漏极选择线DSL与源极选择线SSL之间。将栅极线(SSL、WLO至WLn以及DSL)之间的有源区A定义为注入杂质的结。这里，将漏极选择线DSL之间的结定义为存储串结构ST的漏极区，而将源极选择线SSL之间的结定义为存储串结构ST的源极区。形成在漏极选择线DSL与有源区A之间的交叉处的漏极选择晶体管、形成在源极选择线SSL与有源区A之间的交叉处的源极选择晶体管、以及形成在字线WLO至WLn与有源区A之间的交叉处的多个存储器单元晶体管彼此串联耦接，以形成单个存储串结构ST。存储串结构ST经由形成在第一漏极接触区DCTl或第二漏极接触区DCT2中的漏极接触插塞而分别与位线BL连接。另外，存储串结构ST中的每个经由形成在源极接触区SCT上的源极接触线而与被施加公共源极电压的金属线(未示出)连接。位线BL和金属线与在外围区中形成的外围电路的驱动晶体管耦接，以便施加用于驱动单元阵列的电压。第一漏极接触区DCTl和第二漏极接触区DCT2分别沿漏极选择线DSL延伸的方向布置在位于漏极选择线DSL之间的有源区A的顶部上。另外，第一漏极接触区DCTl和第二漏极接触区DCTl布置成锯齿图案以增加第一漏极接触区DCTl与第二漏极接触区DCT2之间的距离，且因而防止它们之间的电连接。即，第一漏极选择区DCTl和第二漏极选择区DCT2沿漏极选择线DSL延伸的方向布置成两行，包括第一行和第二行。第一行中的第一漏极接触区DCTl到第一漏极选择线DSL I比到第二漏极选择线DSL 2更近。另外，第一漏极接触区DCTl设置在沿漏极选择线DSL延伸的方向布置的有源区A之中的奇数有源区的顶部上。第二行中的第二漏极接触区DCT2到第二漏极选择线DSL 2比到第一漏极选择线DSLI更近。另外，第二漏极接触区DCT2设置在沿漏极选择线DSL延伸的方向布置的有源区之中的偶数有源区的顶部上。源极接触区SCT沿平行于源极选择线SSL的方向延伸，并被设置在源极选择线SSL之间的有源区A和隔离区B的顶部上。形成在源极接触区SCT上的源极接触线与在源极选择线SSL之间的多个有源区A中形成的多个源极区共同耦接。在下文中，将描述制造图I所示的半导体器件的方法。图2A至图2L是根据本专利技术第一实施例的的截面图。参见图2A，在包括第一至第四区①、②、③以及④的半导体衬底101的顶部上形成栅极线(SSL、WLO至WLn以及DSL)。将第一区①定义为将要形成漏极选择线DSL的区域以及相邻的漏极选择线DSL之间的区域。将第二区②定义为相邻的漏极选择线DSL与源极选择线SSL之间的区域。将第三区③定义为将要形成源极选择线SSL的区域以及相邻的源极选择线SSL之间的区域。将第四区④定义为外围区。在图2A至图2L中，例如，为了说明的目的，仅说明将要形成以相对较低的电压驱动的低电压NMOS晶体管的区域作为第四区④。在下文中，第一区①和第三区③被称作选择晶体管区，第二区②被称作单元区，第四区④被 称作外围区。更详细地描述在半导体衬底101的顶部上形成栅极线(SSL、WLO至WLn以及DSL)的方法。在NAND快闪存储器件中，在半导体衬底101的顶部上形成包括漏极选择线DSL、字线WLO至WLn以及源极选择线SSL的栅极线。可以执行以下工艺以形成栅极线(SSL、WLO至WLn以及DSL)。可以通过使用间隔件图案化技术来形成栅极线(SSL、WLO至WLn以及DSL)，以实现器件的较高集成度。首先，在半导体衬底101中形成阱(未示出)，并在半导体衬底101的顶部上形成栅层叠结构。栅层叠结构具有分别依次层叠的隧道绝缘层103、第一硅层105、电介质层109以及第二硅层111。为了形成栅层叠结构，首先，在半导体衬底101的整个表面之上形成隧道绝缘层103。在隧道绝缘层103之上形成第一娃层105。第一娃层105可以是由未掺杂多晶娃层或掺杂多晶娃层形成的单层，或可以具有层叠的未掺杂多晶娃层和掺杂多晶娃层。可以将三价杂质或五价杂质加入到掺杂多晶硅层中。随后，通过使用限定隔离区B的隔离掩模作为刻蚀掩模的刻蚀工艺来刻蚀第一硅层105。以这种方式，将第一硅层105图案化成彼此平行的多个硅线本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，所述半导体衬底包括沿第一方向延伸的有源区；选择线，所述选择线沿与所述第一方向相交叉的第二方向设置在半导体衬底上；结，所述结分别设置在所述有源区上，处于所述选择线之间，并包括第一杂质；多个氧化物层，所述多个氧化物层填充所述选择线之间的空间；结延伸部，所述结延伸部耦接在所述结之下，并设置在所述半导体衬底的有源区上，其中，所述结延伸部包括第二杂质；以及接触插塞，所述接触插塞穿通所述多个氧化物层中的至少一个，并与所述结和所述结延伸部接触。

【技术特征摘要】
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【专利技术属性】
技术研发人员：禹元植，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：