半导体器件制造技术

根据示例性实施例的一种半导体器件包括：衬底；中间层，包括第一半导体层和第二半导体层，其中该第一半导体层设置在衬底上且包括掺杂有第一掺杂剂的AlxGa1-xN且0≤x≤1，以及该第二半导体层设置在第一半导体层上且包括非掺杂氮化镓(GaN)；以及驱动单元，设置在第二半导体层上。根据本发明专利技术实施例的半导体器件的中间层可以抑制由于压电场效应引起的电流漏泄。结果是，能够可靠运行驱动单元。

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求于2011年9月1日在韩国知识产权局提交的第10-2011-0088647号韩国专利申请的优先权，其公开内容通过引用的方式并入此处。
本专利技术的实施例涉及一种半导体器件。
技术介绍
当在衬底上、尤其是半导体衬底的主表面上生长薄膜以形成半导体器件时，半导体衬底的主表面暴露于用于形成薄膜的源气体，同时加热半导体衬底。例如，源气体可以包含III族氮化物半导体的有机金属化合物作为阳离子，或者可以包含V族元素作为阴离子。通过将源气体供应到半导体衬底的主表面上，在半导体衬底的主表面上生长薄膜。生长薄膜的上述方法称为气相生长方法。气相生长方法是一种用于外延晶体生长的方式。当使用气相生长方法在衬底上生长薄膜时，例如，薄膜的材料可以与衬底的材料不同。在衬底上生长由与衬底的材料不同的材料构成的薄膜的方法称为异质外延生长方法。而且，使用异质外延生长方法形成的薄膜称为异质外延膜，并且异质外延膜与衬底之间的界面称为异质界面。如后文所述，衬底表示在其上形成有目标薄膜的元件，衬底可以包括在其主表面上形成有目标薄膜的单层衬底，以及包含在其上预先形成的一个或多个薄膜的衬底(在其上预先形成外延膜的衬底被称为外延晶片(epi-wafer))。就后者而言，是在预先形成在衬底上的薄膜上形成目标薄膜。因为难以在InGaN膜与GaN膜之间的界面附近获得铟(In)浓度改变的陡的斜度(gradient)，所以，例如当形成上述异质外延膜时，在诸如GaN晶体膜等III族氮化物半导体膜上生长的InGaN薄膜可能有问题。具体来说，可能不能在GaN膜上形成具有理想铟浓度的InGaN薄膜。例如，当形成具有大约5nm厚度的InGaN薄膜时，可以在InGaN膜与GaN膜之间的界面附近沿InGaN膜的厚度方向形成达大约1nm至2nm具有较低铟(In)浓度的过渡层。这种过渡层可以阻止InGaN膜与GaN膜之间的界面附近的铟浓度改变具有陡的斜度。当以异质外延生长方式在GaN晶体膜上生长AlGaN薄膜时也可能出现这种现象。使用异质外延生长方法在界面附近形成而具有如此低的或不均匀的铟浓度的过渡层可能使采用异质外延膜的半导体器件的特性恶化。因此，为了改善采用异质外延膜的半导体器件的特性，有必要抑制过渡层，使得当使用异质外延生长方法时在异质界面附近可以获得薄膜浓度的陡的斜度。
技术实现思路
为克服现有技术缺陷，本专利技术的一个示例性实施例提供一种半导体器件，所述半导体器件包括：衬底；中间层，包括第一半导体层和第二半导体层，其中该第一半导体层设置在该衬底上且包括掺杂有第一导电类型掺杂剂的AlxGa1-xN(0≤x≤1)，而该第二半导体层设置在第一半导体层上且包括非掺杂的氮化镓(GaN)；以及驱动单元，设置在第二半导体层上。根据本专利技术实施例的半导体器件的中间层可以抑制由于压电场效应引起的电流漏泄。结果是，能够可靠运行驱动单元。附图说明从以下结合附图进行的详细说明，将更清楚地理解实施例的细节。图1为根据一个示例性实施例的半导体器件的结构的剖视图；图2为根据一个示例性实施例的半导体器件的结构的剖视图；图3a为根据一个示例性实施例的半导体器件的结构的剖视图；图3b为根据一个示例性实施例的半导体器件的结构的剖视图；图4为根据一个示例性实施例的半导体器件的结构的剖视图；图5为根据一个示例性实施例的驱动单元的结构的剖视图；以及图6为根据一个示例性实施例的驱动单元的结构的剖视图。具体实施方式现在将具体参考实施例，在附图中示出其实例。然而，本公开文本可以以多种不同方式实施，并且不应当理解为局限于本文列出的实施例。更确切地，这些实施例的提供使得公开内容将会详尽而完整，并且将向本领域技术人员充分表明本专利技术的范围。本公开文本仅由权利要求的范畴进行限定。在特定实施例中，本领域熟知的器件构造或工艺的详细说明可以被省略以避免对本领域技术人员而言本公开文本变得模糊。可能的话，全部附图中将使用相同的附图标记以表示相同或相似的部件。本文可以使用诸如“在…下方”、“在…下面”、“在…下部”、“在…上方”或“在…上部”等与空间相关的词语以描述如图所示的一个元件相对另一个元件的关系。应当理解，除了图中描述的方位之外，与空间相关的词语意欲包含器件的不同方位。例如，如果将一个图中的器件翻转，则被描述为在其它元件的“下方”或“下面”的元件将被确定方向为在其它元件的“上方”。因此，示例性词语“在…下方”或“在…下面”能够包含上方和下方两个方位。由于器件可以沿另一个方向定位，因而可以根据器件的方位来解释与空间相关的词语。本公开文本使用的术语只是为了描述特定实施例的目的，并不是为了限制本公开文本。除非上下文中清楚地指出，否则本文用到的单数形式的“一”、“一个”和“该”也旨在包括复数形式。还应当理解，当本说明书使用词语“包含(comprise)”和/或“包含(comprising)”时，其表明所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或附加。除非另有定义，否则本文用到的所有词语(包括技术和科学用语)都与本
中普通技术人员通常理解的含义相同。还应当理解，例如在常用词典中定义的词语应当被理解为具有与它们在相关
和本文的上下文中一致的含义，并且除非本文明确定义，否则不应当被理想化或过于形式化地理解。在附图中，为了便于说明以及为了清晰起见，每层的厚度或尺寸被夸张、省略或示意性示出。而且，每一个组成元件的尺寸或区域不完全反映其实际尺寸。以下将参照附图来详细描述实施例。图1至图4为根据各种示例性实施例的半导体器件100和200的结构的剖视图。参照图1，示出根据一个示例性实施例的半导体器件100。半导体器件100包括：衬底110；中间层140和150，包括：第一半导体层140，设置在衬底110上且包括掺杂有第一导电类型掺杂剂的AlxGa1-xN(0≤x≤1)；以及第二半导体层150，设置在第一半导体层140上且包括非掺杂氮化镓(GaN)；以及驱动单元160，设置在第二半导体层150上。衬底110可以被设置在第一半导体层140下方。衬底110可以支撑第一半导体层140。衬底110可以接收来自第一半导体层140的热量。衬底110的材料可以是半导体材料、金属材料、复合材料或它们的组合。衬底110可以包括根据具体实现方式(implementation)而定的半导体材料。例如，衬底110可以包括诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、氧化锌(ZnO)、碳化硅(SiC)、锗化硅(SiGe)、氮化镓(GaN)或三氧化二镓(gallium(III)oxide，Ga2O3)等载体晶片。衬底110可以包括导电材料。衬底110可以包括根据具体实现方式而定的金属材料。例如，衬底110可以包括从金(Au)、镍(Ni)、钨(W)、钼(Mo)、铜(Cu)、铝(Al)、钽(Ta)、银(Ag)、铂(Pt)、铬(Cr)构成的组里选择的任何一个以及它们的合金。衬底110可以以分别由上述金属元素构成的两个层或多个层堆叠的形式形成。第一缓冲层120被设置在衬底110上，第二缓冲层130被设置在第一缓冲层120上。第一缓冲层120和/或第二缓冲层本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；中间层，包括：第一半导体层，设置在所述衬底上且包括掺杂有第一导电类型掺杂剂的AlxGa1？xN且0≤x≤1；以及第二半导体层，设置在所述第一半导体层上且包括非掺杂氮化镓(GaN)；以及驱动单元，设置在所述第二半导体层上。

【技术特征摘要】
2011.09.01 KR 10-2011-00886471.一种半导体器件，包括：衬底；中间层，包括：第一半导体层，设置在所述衬底上且包括掺杂有第一导电类型掺杂剂的AlxGa1-xN且0≤x≤1；以及第二半导体层，设置在所述第一半导体层上且包括非掺杂氮化镓(GaN)；驱动单元，设置在所述第二半导体层上；第三缓冲层，设置在所述衬底与所述中间层之间，并且该第三缓冲层包括非掺杂AlxGa1-xN且0≤x≤1；以及第四缓冲层，设置在所述第三缓冲层与所述中间层之间且包括非掺杂氮化镓(GaN)。2.根据权利要求1所述的器件，其中所述中间层包括多个所述第一半导体层以及多个所述第二半导体层，其中所述第一半导体层与所述第二半导体层彼此交替。3.一种半导体器件，包括：衬底；中间层，包括：第一半导体层，设置在所述衬底上且包括AlxGa1-xN且0≤x≤1；第二半导体层，设置在所述第一半导体层上且包括非掺杂氮化镓(GaN)；以及第三半导体层，设置在所述第二半导体层上且掺杂有第一导电类型掺杂剂；驱动单元，设置在所述第三半导体层上；第三缓冲层，设置在所述衬底与所述中间层之间，并且该第三缓冲层包括非掺杂AlxGa1-xN且0≤x≤1；以及第四缓冲层，设置在所述第三缓冲层与所述中间层之间且包括非掺杂氮化镓(GaN)。4.根据权利要求3所述的器件，其中所述第一半导体层掺杂有第一导电类型掺杂剂。5.根据权利要求3所述的器件，其中所述第三半导体层具有10nm至100nm的厚度。6.根...

【专利技术属性】
技术研发人员：李定植，
申请(专利权)人：LG伊诺特有限公司，
类型：发明
国别省市：