半导体器件制造技术

本发明专利技术的各个实施例涉及一种半导体器件。公开了一种半导体器件及其生产方法。该半导体器件包括半导体本体、和集成在该半导体本体中的至少一个器件单元(101、102)。该至少一个器件单元包括：漂移区域(11)、源极区域(12)和布置在源极区域(12)与漂移区域(11)之间的本体区域(13)；二极管区域(30)和在二极管区域(30)与漂移区域(11)之间的pn结；沟槽，具有第一侧壁(1101)、与第一侧壁相对的第二侧壁(1102)、和底部(1103)；其中本体区域(13)与第一侧壁(1101)邻接，二极管区域(30)与第二侧壁(1102)邻接，并且pn结与沟槽的底部(1103)邻接；栅极电极(21)，布置在沟槽中，并且通过栅极电介质(22)与本体区域(13)、二极管区域(30)和漂移区域(11)介电绝缘；其中二极管区域(30)包括布置在沟槽的底部(1103)下方的下二极管区域；并且其中下二极管区域包括与沟槽的底部(1103)远离的掺杂浓度最大值。

【技术实现步骤摘要】

本专利技术的实施例涉及一种半导体器件，具体涉及一种包括垂直晶体管器件和与该晶体管器件并联连接的二极管的半导体器件。
技术介绍
功率晶体管是具有高达几百伏特的电压阻断能力并且具有高额定电流的晶体管，可以实施为垂直MOS沟槽晶体管。在这种情况下，晶体管的栅极电极可以布置在，在半导体本体的竖直方向上延伸的沟槽中。栅极电极与晶体管的源极、本体和漂移区域介电绝缘，并且在半导体本体的横向方向上与本体区域相邻。漏极区域通常与漂移区域邻接，并且源极电极连接至源极区域。在许多应用中，理想的是使二极管并联连接至晶体管的负载路径(漏极-源极路径)。为此，可以使用晶体管的集成的本体二极管(body d1de)。本体二极管由在本体区域与漂移区域之间的Pn结形成。为了将本体二极管并联连接至晶体管的负载路径，可以简单地将本体区域电连接至源极电极。然而，本体二极管可以具有比在一些应用中所需的额定电流更低的额定电流。功率晶体管可以利用诸如硅(Si)或者碳化硅(SiC)等常规半导体材料实施。由于SiC的特定性质，与使用Si相比，使用SiC能够实施具有更高电压阻断能力(在给定导通电阻下)的功率晶体管。然而，高阻断电压在半导体本体中引起高电场，特别是在本体区域与漂移区域之间的Pn结处。通常，接近该pn结地布置有栅极电极的部分和栅极电介质的部分。当栅极电介质的介电强度无法满足晶体管器件的所需电压阻断能力时，可能发生问题。在这种情况下，栅极电介质可能提早击穿。需要提供一种具有晶体管器件和二极管的半导体器件，其中晶体管的栅极电极免受高电场的影响，并且其中二极管具有高的额定电流和低的损耗。【专利
技术实现思路
】一个实施例涉及一种半导体器件。该半导体器件包括半导体本体和集成在该半导体本体中的至少一个器件单元。该至少一个器件单元包括:漂移区域、源极区域、和布置在源极区域与漂移区域之间的本体区域、二极管区域、和在二极管区域与漂移区域之间的pn结。该至少一个器件单元进一步包括沟槽，该沟槽具有第一侧壁、与第一侧壁相对的第二侧壁、和底部，其中本体区域与第一侧壁邻接，二极管区域与第二侧壁邻接，并且Pn结与沟槽的底部邻接。该至少一个器件单元的栅极电极布置在沟槽中，并且通过栅极电介质与本体区域、二极管区域和漂移区域介电绝缘。二极管区域包括布置在沟槽的底部下方的下二极管区域，该下二极管区域包括与沟槽的底部远离的掺杂浓度最大值。另一实施例涉及一种生产半导体器件的方法。该方法包括:提供半导体本体，该半导体本体具有:漂移区域层、与漂移区域层邻接的本体区域层、以及与本体区域层邻接并且形成半导体本体的第一表面的源极区域层。该方法进一步包括:形成至少一个二极管区域，从而使得二极管区域从第一表面通过源极区域层和本体区域层延伸到漂移区域层中，其中二极管区域和漂移区域层形成一个pn结；形成至少一个沟槽，该沟槽具有第一侧壁、与第一侧壁相对的第二侧壁、和底部，从而使得该至少一个沟槽在第一侧壁和第二侧壁中的一个上与本体区域层邻接、在第二侧壁上与二极管区域邻接、并且在底部上与pn结邻接。在该至少一个沟槽中，形成栅极电极、和使栅极电极与半导体本体介电绝缘的栅极电介质。源极区域层的在形成二极管区域之后保留下来的部分，形成源极区域；以及本体区域层的在形成至少该一个二极管区域之后保留下来的部分，形成本体区域。形成该至少一个二极管区域包括:在沟槽的底部下方形成下二极管区域，以及将下二极管区域的掺杂浓度最大值形成为与沟槽的底部远离。【附图说明】下面参考附图对示例进行阐释。附图用于图示基本原理，所以仅仅对理解基本原理所需的各个方面进行了图示。附图未按比例绘制。在附图中，相同的附图标记表示类似的特征。图1图示了根据第一实施例的半导体器件的垂直截面图；图2图示了图1的半导体器件的一个实施例的水平截面图；图3图示了图2的半导体器件在除了图1中图示的截面之外的截面中的垂直截面图；图4图示了半导体器件的二极管区域的掺杂浓度的一个实施例；图5图示了半导体器件的沟道区域和漂移区域的掺杂浓度的一个实施例；图6(包括图6A至图6J)图示了用于生产根据一个实施例的半导体器件的方法；图7(包括图7A和图7B)图示了用于生产在图6B中图示的半导体器件的方法的一个实施例；图8图示了根据另一实施例的半导体器件的垂直截面图；图9图示了根据又一实施例的半导体器件的垂直截面图；图1OA至图1OD图示了用于在沟槽的底部和可选的一个侧壁处生产更厚的栅极电介质的方法的一个实施例；以及图1lA至图1lD图示了用于在沟槽的底部和可选的一个侧壁处生产更厚的栅极电介质的方法的另一实施例。【具体实施方式】在以下详细说明中，对对应附图进行参考，对应附图构成本详细说明的一部分，并且以图示的方式在其中示出了可以实践本专利技术的具体实施例。图1图示了一种半导体器件的垂直截面图，具体地是垂直半导体器件，并且更加具体地是具有集成二极管的垂直晶体管器件。该半导体器件包括具有第一表面101的半导体本体100。该图在垂直截面(垂直于第一表面的截面)中示出了半导体器件的一部分。半导体本体100垂直地(即，在垂直于第一表面101的方向上)以及水平地(即，在平行于第一表面101的方向上)延伸。参考图1，半导体器件包括集成在半导体本体100中的至少一个器件单元11UOy在下文中也将该器件单元称为晶体管单元。在图1中，图示了两个器件单元11UO213然而，半导体器件可以包括两个以上的器件单元，诸如集成在一个半导体本体100中的数十、数百、数千、数万、数十万或者甚至数百万个器件单元。在图1中，两个器件单元1p 102用不同的附图标记表示，而各个器件单元11UO2的类似特征用类似的附图标记表示。参考图1，晶体管器件11UO^的每一个都包括漂移区域11、源极区域12和本体区域13。本体区域13布置在源极区域12与漂移区域11之间。器件单元11UO2*的每一个都进一步包括二极管区域30、和形成在二极管区域30与漂移区域11之间的pn结。在图1的实施例中，各个器件单元11UO2共用漂移区域11。即，各个器件单元1p 12具有一个公共的漂移区域11。参考图1，器件单元11UO2中的每一个都进一步包括栅极电极21，该栅极电极21布置在沟槽中并且通过栅极电介质22与本体区域13、二极管区域30和漂移区域11介电绝缘。具有器件单元11UO2*的每一个的栅极电极21的沟槽，具有第一侧壁IlO1、与第一侧壁11(Μ?对的第二侧壁IlO2、和底部1103。器件单元11UO^的每一个的本体区域13与对应沟槽的第一侧壁IlO1邻接，二极管区域30与对应沟槽的第二侧壁IlO2邻接，以及在漂移区域11与二极管区域30之间的pn结与对应沟槽的底部IlO3邻接。参考图1，一个器件单元(诸如器件单元11)的二极管区域30，从半导体本体100的与邻近器件单元(诸如器件12)的源极区域12和本体区域13相邻的第一表面101，延伸到形成有pn结的漂移区域11中。电绝缘层(绝缘层)51覆盖第一表面101和栅极电极21。绝缘层51具有接触开口 52，在该接触开口 52处，绝缘层51不覆盖各个器件单元10:、12的二极管区域32和源极区域12。源极电极41形成在绝缘层51上，并且形成在接触开口 52中。源极电极41通过绝缘本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体本体、和集成在所述半导体本体中的至少一个器件单元(101、102)，所述至少一个器件单元包括：漂移区域(11)、源极区域(12)、和布置在所述源极区域(12)与所述漂移区域(11)之间的本体区域(13)；二极管区域(30)、和在所述二极管区域(30)与所述漂移区域(11)之间的pn结；沟槽，具有第一侧壁(1101)、与所述第一侧壁相对的第二侧壁(1102)、和底部(1103)，其中所述本体区域(13)与所述第一侧壁(1101)邻接，所述二极管区域(30)与所述第二侧壁(1102)邻接，并且所述pn结与所述沟槽的所述底部(1103)邻接；栅极电极(21)，布置在所述沟槽中，并且通过栅极电介质(22)与所述本体区域(13)、所述二极管区域(30)和所述漂移区域(11)介电绝缘；其中所述二极管区域(30)包括布置在所述沟槽的所述底部(1103)下方的下二极管区域；并且其中所述下二极管区域包括掺杂浓度的最大值，所述掺杂浓度的所述最大值与所述沟槽的所述底部(1103)远离。

【技术特征摘要】
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【专利技术属性】
技术研发人员：R·西明耶科，W·伯格纳，R·埃斯特夫，D·彼得斯，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国;DE