一种半导体器件及其制作方法技术

本发明专利技术公开了一种半导体器件及其制作方法，在本发明专利技术所述半导体器件以及制备方法中，两个或者两个以上晶体管串联或者并联时，栅极分为互不相邻的两组，分两次制备。晶体管的栅极之间用薄层介质隔离，减小占用面积。根据本发明专利技术提出的新的版图及工艺集成方法，实现MOS管串联和并联形成，进一步，减小了MOS管串联和并联占用的面积，提高了半导体器件的集成度。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种MOS管互连形式及其制作的方法。
技术介绍
当今，在生产和生活中大量使用无线射频(RF)遥控装置，比如汽车安全系统、车库控制、数码遥控门铃、遥控玩具和工业控制等等，使生产效率和生活质量得到很大提高。在电子工业中一个主要的驱动力是希望获得更大的功能集成，使得生产更自动化并降低每单位的成本。当然，附加的优点是减小的尺寸以及由此更高的电路密度。更重要的是，对于电池应用来说，由于降低的寄生电容，所以更高的集成通常导致更低的能耗。对超大规模集成电路制造产业而言，随着MOSFET (金属氧化物半导体场效应晶体管)装置尺寸的不断减小，半导体制作工艺已经进入深亚微米时代，且向超深亚微米发展，此时，半导体器件可靠性越来越直接影响着制作的IC芯片的性能和使用寿命。但是，由于MOS器件尺寸等比例缩小时，器件工作电压并没有相应等比例减少，所以，相应的器件内部的电场强度随器件尺寸的减小反而增强。MOS (金属氧化物半导体器件)晶体管之间的互连工艺广泛的应用于生活中的电子领域，例如应用于无线技术中。但是在MOS晶体管之间的直接互连会占用半导体器件一部分面积，例如，采用共用源漏极的方式制作的半导体器件，如图1所示，在半导体衬底100上形成的栅极101和栅极102采用共用源漏极103的工艺形成互连，从图1中可以看出，采用共用源漏的方式形成的栅极互连结构占用了半导体器件一部分的面积，这样不利于半导体器件尺寸的缩小和影响半导体器件的性能。同时，根据该方法形成的串联或者并联的MOS晶体管栅极之间的间隔也不能避免。因此，需要一种新的MOS晶体管的互连形式以及制作的方法，以解决现有技术中的问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本专利技术提出了一种半导体器件的制作方法，包括:提供半导体衬底；在所述半导体衬底上依次形成第一栅极介质层和第一栅极材料层；刻蚀去除部分的所述第一栅极介质层和第一栅极材料层露出所述半导体衬底，以形成第一组栅极；在所述半导体衬底上依次形成第二栅极介质层和第二栅极材料层，所述第二栅极介质层和所述第二栅极材料层覆盖所述第一组栅极的表面以及侧面；执行平坦化工艺露出所述第一组栅极，以形成第二组栅极；图案化所述第一组栅极和所述第二组栅极，以形成串联或者并联的MOS管图形结构；其中，所述第一组栅极和所述第二组栅极之间形成有所述第二栅极介质层。优选地，还包括在形成串联或者并联的MOS管图形结构之后执行LDD工艺的步骤。优选地，还包括在执行LDD工艺之后形成侧墙的步骤。优选地，还包括在形成所述侧墙之后形成源漏区的步骤。优选地，所述第一栅极材料层和所述第二栅极材料层的材料为多晶硅或者金属栅极材料或者全硅化物。优选地，所述第一栅极介质层和所述第二栅极介质层的材料为氧化硅或者氮氧化硅或者高介电常数介质。本专利技术还提出了一种半导体器件，包括:半导体衬底；位于所述半导体衬底上的第一栅极结构和第二栅极结构，所述第一栅极结构和所述第二栅极结构串联或者所述第一栅极结构和所述第二栅极结构并联；位于所述半导体衬底上所述第一栅极结构和所述第二栅极结构之间的隔离介质层；以及位于所述半导体衬底中所述第一栅极结构和所述第二栅极结构两侧的源漏极。优选地，所述第一栅极结构和所述第二栅极结构串联时，所述隔离介质层的方向与位于所述半导体衬底中的沟道方向垂直。优选地，所述第一栅极结构和所述第二栅极结构并联时，所述隔离介质层的方向与位于所述半导体衬底中的沟道方向平行。优选地，所述第一栅极结构包括第一栅极材料层和第一栅极介质层，所述第二栅极结构包括第二栅极材料层和第二栅极介质层。优选地，所述第一栅极材料层和所述第二栅极材料层的材料为多晶硅或者金属栅极材料或者全硅化物。优选地，所述第一栅极介质层和所述第二栅极介质层的材料为氧化硅或者氮氧化硅或者高介电常数介质，所述隔离介质的材料为氧化硅或者氮氧化硅或者高介电常数介质层。综上所述，在本专利技术所述半导体器件以及制备方法中，两个或者两个以上晶体管串联或者并联时，栅极分为互不相邻的两组，分两次制备。晶体管的栅极之间用薄层介质隔离，减小占用面积。根据本专利技术提出的新的版图及工艺集成方法，实现MOS管串联和并联形成，进一步，减小了 MOS管串联和并联占用的面积，提高了半导体器件的集成度。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图1为根据现有技术制作的MOS管互连结构的示意图；图2A为根据本专利技术制作的MOS管串联结构的示意图；图2B为根据本专利技术制作的MOS管并联结构的示意图；图3A-3H为根据本专利技术一个实施方式制作串联MOS管结构的相关步骤所获得的器件的剖视图；图4为根据本专利技术一个实施方式制作串联MOS管结构的工艺流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。现在，将参照附图更详细地描述根据本专利技术的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本专利技术的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。为了解决现有技术中的问题，本专利技术提出了一种新型的MOS晶体管的互连形式。下面结合图2A、图当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种半导体器件的制作方法，包括：提供半导体衬底；在所述半导体衬底上依次形成第一栅极介质层和第一栅极材料层；刻蚀去除部分的所述第一栅极介质层和第一栅极材料层露出所述半导体衬底，以形成第一组栅极；在所述半导体衬底上依次形成第二栅极介质层和第二栅极材料层，所述第二栅极介质层和所述第二栅极材料层覆盖所述第一组栅极的表面以及侧面；执行平坦化工艺露出所述第一组栅极，以形成第二组栅极；图案化所述第一组栅极和所述第二组栅极，以形成串联或者并联的MOS管图形结构；其中，所述第一组栅极和所述第二组栅极之间形成有所述第二栅极介质层。

【技术特征摘要】

【专利技术属性】
技术研发人员：王文博，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31