本发明专利技术提供一种半导体器件，抑制IE型沟槽栅IGBT的伴随单元收缩产生的栅极电容的增加，防止开关损失的劣化。单元形成区域由线状有源单元区域(LCa)、线状空穴集电极单元区域(LCc)以及它们之间的线状无源单元区域(LCi)构成。而且，使夹持线状空穴集电极单元区域(LCc)的两侧而形成并与发射极电极(EE)电连接的第三及第四线状沟槽栅电极(TG3、TG4)的上表面，比夹持线状有源单元区域(LCa)的两侧而形成并与栅电极电连接的第一及第二线状沟槽栅电极(TG1、TG2)的上表面低。
【技术实现步骤摘要】
本专利技术涉及一种半导体器件，例如能够适宜利用于在与沟槽栅正交的方向上同时 存在有源单元和无源单元的IEdnjection Enhancement :注入增强）型沟槽栅（Trench Gate) IGBT (Insulated Gate Bipolar Transistor:绝缘概双极型晶体管）等功率半导体器 件。
技术介绍
例如在日本特开2013-140885号公报（专利文献1)中公开了一种IE型沟槽栅 IGBT，该IE型沟槽栅IGBT的单元形成区域基本包括具有线状有源单元区域的第一线状单 位单元区域、具有线状空穴集电极单元（hole collector cell)区域的第二线状单位单元 区域以及它们之间的线状无源单元区域。 另外，在日本特开2013-258190号公报（专利文献2)中公开了一种具有有源单元 二维间隔拉长构造且未设置本体接触区域（body contact zone)的窄有源单元IE型沟槽 栅 IGBT。 在先技术文献 专利文献 专利文献1 :日本特开2013-140885号公报 专利文献2 :日本特开2013-258190号公报
技术实现思路
专利技术要解决的课题 例如在上述专利文献1所记载的IE型沟槽栅IGBT中，将线状空穴集电极单元 区域两侧的沟槽栅电极与发射极电极连接，由此将有源单元间隔拉长率维持于优选范围， 使得在避免栅极电容的增加的同时能够充分发挥IE效果，从而能够实现单元收缩（cell shrink)〇 然而，在上述IE型沟槽栅IGBT中，进一步研究单元收缩后，明确了虽然栅极-集 电极之间的电容（反馈电容）能够降低，但是栅极-发射极之间的电容（输入电容）无法降 低。栅极-集电极之间的电容主要对开关截止（switching off)损失带来影响，栅极-发 射极之间的电容主要对开关导通（switching on)损失带来影响。即，存在如下问题：即使 进行单元收缩，如果栅极-发射极之间的电容无法降低，则也会产生开关导通损失劣化。 其它课题和新特征根据本说明书的记述和附图得以明确。 用于解决课题的方案 在一实施方式的半导体器件中，IE型沟槽栅IGBT的单元形成区域由线状有源单 元区域、线状空穴集电极单元区域以及它们之间的线状无源单元区域构成。而且，使夹持线 状空穴集电极单元区域的两侧而形成并与发射极电极电连接的第三及第四线状沟槽栅电 极的上表面，比夹持线状有源单元区域的两侧而形成并与栅电极电连接的第一及第二线状 沟槽栅电极的上表面低。 专利技术的效果 根据一实施方式，能够抑制IE型沟槽栅IGBT的伴随单元收缩而产生的栅极电容 的增加，防止开关损失的劣化。【附图说明】 图1是第一实施方式的形成IE型沟槽栅IGBT的半导体芯片的主要部分俯视图。 图2是将第一实施方式的半导体芯片的活性部的一部分放大表示的主要部分俯 视图。 图3是第一实施方式的IE型沟槽栅IGBT的主要部分剖视图（沿着图2示出的 A-A线的主要部分剖视图）。 图4是第一实施方式的IE型沟槽栅IGBT的主要部分剖视图（沿着图2示出的 B-B线的主要部分剖视图）。 图5是第一实施方式的IE型沟槽栅IGBT的主要部分剖视图（沿着图2示出的 C-C线的主要部分剖视图）。 图6是说明作为比较例而示出的本申请专利技术人所研究的IE型沟槽栅IGBT的构造 的概要图。 图7是表示第一实施方式的IE型沟槽栅IGBT的开关特性（导通（turn on)波 形）的曲线图。 图8是说明第一实施方式的IE型沟槽栅IGBT的空穴积累效果的曲线图。 图9是表示第一实施方式的IE型沟槽栅IGBT的制造工序的主要部分剖视图。 图10是接着图9后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图11是接着图10后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图12是接着图11后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图13是接着图12后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图14是接着图13后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图15是接着图14后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图16是接着图15后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图17是接着图16后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图18是接着图17后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图19是接着图18后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图20是接着图19后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图21是接着图20后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图22是接着图21后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图23是接着图22后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图24是接着图23后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图25是接着图24后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图26是接着图25后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图27是接着图26后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图28是接着图27后续的IE型沟槽栅IGBT的制造工序中的主要部分剖视图。 图29是第二实施方式的IE型沟槽栅IGBT的主要部分剖视图（沿着图2的A-A 线的主要部分剖视图）。 图30是将第三实施方式的半导体芯片的活性部的一部分放大表示的主要部分俯 视图。 图31是第三实施方式的IE型沟槽栅IGBT的主要部分剖视图（沿着图30示出的 D-D线的主要部分剖视图）。 图32是第四实施方式的IE型沟槽栅IGBT的主要部分剖视图（沿着图2的A-A 线的主要部分剖视图）。 图33是第五实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图（沿着图 2的A-A线的主要部分剖视图）。 图34是第五实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图（沿着图 2的A-A线的主要部分剖视图）。 图35是第六实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图（沿着图 2的A-A线的主要部分剖视图）。 图36是第六实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图（沿着图 2的A-A线的主要部分剖视图）。 图37是第七实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图。 图38是第七实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图。 图39是第八实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图。 图40是第八实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图。 图41是第九实施方式的IE型沟槽栅IGBT的第一例的主要部分剖视图。 图42是第九实施方式的IE型沟槽栅IGBT的第二例的主要部分剖视图。 图43是第九实施方式的IE型沟槽栅IGBT的第三例的主要部分剖视图。 图44是第九实施方式的IE型沟槽栅IGBT的第四例的主要部分剖视图。 附图标记说明 CE:集电极 CR :单元形成区域 CT :接触槽 DPS:多晶硅膜 EE :发射极电极 EP :发射极焊盘 FP :场板本文档来自技高网...
【技术保护点】
一种半导体器件，具备IE型沟槽IGBT，所述半导体器件包括：(a)半导体衬底，其具有第一主面以及与所述第一主面为相反侧的第二主面；(b)集电极区域，其形成于所述半导体衬底内，具有第一导电型；(c)漂移区域，其形成于所述集电极区域上的所述半导体衬底内，具有与所述第一导电型不同的第二导电型；(d)多个线状单位单元区域，其在所述漂移区域上的所述半导体衬底内沿着第一方向形成，包括第一线状单位单元区域和第二线状单位单元区域；(e)设置于所述第一主面侧的栅电极；(f)设置于所述第一主面侧的发射极电极；以及(g)设置于所述第二主面侧的集电极，在此，所述第一线状单位单元区域具有：(x1)线状有源单元区域，其设置于从所述第一主面到内部的范围；(x2)第一沟槽和第二沟槽，其形成为夹持所述线状有源单元区域的所述第一方向上的两侧，从所述第一主面起具有第一深度；(x3)第一线状沟槽栅电极和第二线状沟槽栅电极，其与所述栅电极电连接，形成于所述第一沟槽和所述第二沟槽各自的内部；(x4)所述第二导电型的发射极区域，其从所述第一主面起具有第二深度，形成于所述线状有源单元区域；(x5)所述第一导电型的本体区域，其从所述第一主面起具有比所述第二深度深的第三深度，形成于所述线状有源单元区域的所述发射极区域下方；(x6)线状无源单元区域，其隔着所述第一沟槽和所述第二沟槽设置于所述线状有源单元区域的所述第一方向上的两侧；以及(x7)所述第一导电型的浮置区域，其从所述第一主面起具有第四深度，形成于所述线状无源单元区域，并且，所述第二线状单位单元区域具有：(y1)线状空穴集电极单元区域，其设置于从所述第一主面到内部的范围；(y2)第三沟槽和第四沟槽，其形成为夹持所述线状空穴集电极单元区域的所述第一方向上的两侧，从所述第一主面起具有所述第一深度；(y3)第三线状沟槽栅电极和第四线状沟槽栅电极，其与所述发射极电极电连接，形成于所述第三沟槽和所述第四沟槽各自的内部；(y4)所述本体区域，其从所述第一主面起具有所述第三深度，形成于所述线状空穴集电极单元区域；(y5)所述线状无源单元区域，其隔着所述第三沟槽和所述第四沟槽设置于所述线状空穴集电极单元区域的所述第一方向上的两侧；以及(y6)所述浮置区域，其从所述第一主面起具有所述第四深度，形成于所述线状无源单元区域，并且，所述第三线状沟槽栅电极的上表面及所述第四线状沟槽栅电极的上表面位于比所述第一线状沟槽栅电极的上表面和所述第二线状沟槽栅电极的上表面低的位置。...
【技术特征摘要】
...
【专利技术属性】
技术研发人员：松浦仁，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP
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