半导体结构与具有该半导体结构的半导体组件制造技术

本发明专利技术提供一种半导体结构与具有该半导体结构的半导体组件。该半导体结构包含：一基板；一第一井区，具有第一导电型，设置于该基板上；以及多个缓和区，设置于该第一井区中，从横向上靠近该第一井区的一边界，且该缓和区由剖视图视之，从纵向上贯通该第一井区；其中，该第一井区与一第二井区在该横向上，相邻于该边界，该第二井区具有与该第一导电型相反的第二导电型；其中，该缓和区的导电型为第一导电型或相反导电型态的第二导电型。

【技术实现步骤摘要】

本专利技术涉及一种半导体结构与具有该半导体结构的半导体组件，特别地涉及利用多个缓和区以提升操作电压范围的一种半导体结构与具有该半导体结构的半导体组件。【先前技术】图1A显示一传统半导体结构10，其中在基板Sub上包含有第一导电型井区11与第二导电型井区12，设置于基板Sub上，在如图中虚线箭头所示的横向上相邻接，且各自包含半导体组件（例如MOS晶体管、BJT晶体管、JFET晶体管等，附图中未示出）。第一导电型井区11与第二导电型井区12交界为交界区13。交界区13可为第一导电型井区11与第二导电型井区12的重叠区域。第一导电型井区11与第二导电型井区12形成于基板Sub上的磊晶层中。其中，第一导电型井区11可以是N型井区，而第二导电型井区12可以是P型井区。若需要，第一导电型井区11也可以是P型井区，而第二导电型井区12为N型井区。须注意的是，图1A中第一导电型井区11与第二导电型井区12的数量与相对位置仅为示意。当半导体结构10应用于高能组件例如电源管理芯片（power IC），部分导电型井区例如第二导电型井区12可用以形成高压组件，而高压组件的操作电压范围与第二导电型井区12及第一导电型井区11间的崩溃电压（breakdown voltage）以及第二导电型井区12与基板Sub间的崩溃电压有关，当高压组件的操作电压过高且崩溃电压过低时，可能导致上述接面的电贯穿。参考图1B，显示一传统半导体结构20，包含基板Sub及其上的第一导电型井区11、第二导电型井区12、交界区13、以及介于第二导电型井区12与基板Sub之间的一埋层（barrierlayer）24。设置埋层24其目的之一在于提升第二导电型井区12与基板Sub间的崩溃电压，进而提升第一导电型井区11与一第二导电型井区12间的崩溃电压。然而，若第一导电型井区11与第二导电型井区12的崩溃电压过低时，依然易导致电贯穿，导致电特性失效。此外，虽然图1A、图1B中的交界区13具有提升些微的崩溃电压的效果，其依然无法满足简单且可行的方式以提升崩溃电压。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体结构，包含一基板、一第一井区、以及多个缓和区。第一井区具有第一导电型，设置于基板上。多个缓和区设置于第一井区中，在横向上靠近第一井区的一边界，且缓和区由剖视图视之，在纵向上贯通第一井区。其中，第一井区与一第二井区在横向上，相邻于边界，第二井区具有与第一导电型相反的第二导电型。其中，该缓和区的导电型为第一导电型或相反导电型态的第二导电型。一实施例中，第一井区与该第二井区形成于一磊晶层中。另一实施例中，多个缓和区中的任一缓和区不接触该边界，且该多个缓和区间彼此不相接触。在一较佳实施例中，半导体结构又包含一埋层，具有第二导电型，形成于第一井区与该基板之间，且将第一井区与基板隔开。上述实施例中，半导体结构较佳地又包含至少一埋层缓和区，设置于横向上边界附近的埋层中，且由剖视图视之，埋层缓和区在纵向上贯通埋层。根据本专利技术的另一方面，提供了一种半导体组件，包含一半导体结构、一栅极、一源极与一漏极。其中，半导体结构包括：一基板、一第一井区、以及多个缓和区。第一井区具有第一导电型，设置于基板上。多个缓和区设置于第一井区中，在横向上靠近第一井区的一边界，且缓和区由剖视图视之，在纵向上贯通第一井区。其中，第一井区与一第二井区在横向上，相邻于边界，第二井区具有与第一导电型相反的第二导电型；其中，缓和区的导电型为第一导电型或相反导电型态的第二导电型。栅极形成于第一井区上；源极与漏极分别在横向上，形成于栅极两侧的第一井区中。以下通过具体实施例详加说明，能够更容易了解本专利技术的目的、
技术实现思路
、特点及其所达成的功效。【附图简单说明】图1A、1B显示现有技术的半导体结构。图2A、2B、2C、3A、3B、3C、4A、4B、4C、5显示根据本专利技术的较佳实施例的半导体结构。图6显示传统半导体结构与本专利技术的半导体结构的崩溃电压特性曲线。图7、8显示根据本专利技术应用于半导体组件的较佳实施例。【实施方式】有关本专利技术的前述及其他
技术实现思路
、特点与功效，在以下结合附图的较佳实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的方向用语，例如：上、下、左、右、前或后等，仅是参考附图的方向。本专利技术中的附均属示意，主要意在表示各装置以及各组件之间的功能作用关系，至于形状、厚度与宽度则并未依照比例绘制。图2A，其显示根据本专利技术的一个方面所提供的一种半导体结构30，包含一基板Sub、一第一导电型井区31、一第二导电型井区32、以及多个缓和区S1。其中，第二导电型为与第一导电型电性相反的导电型。第一导电型井区31与第二导电型井区32都设置于基板Sub上，且第二导电型井区32于如图中所示虚线箭头的横向上，邻接第一导电型井区31，且至少一半导体组件（例如：MOS晶体管、BJT晶体管、JFET晶体管等，附图中未示出）形成于第一导电型井区31或第二导电型井区32中，或同时包含第一导电型井区31与第二导电型井区32。缓和区S1设置于例如但不限于第二导电型井区32中，在横向上靠近第二导电型井区32的边界B，也就是说相对于边界B的邻接区域A，且缓和区S1在如图中所示实线箭头的纵向上，垂直贯通第二导电型井区32。须注意的是，缓和区S1接近但不接触边界B，且缓和区S1间彼此不相接触。参照图2B中的半导体结构40，缓和区S2则设置于第一导电型井区31的邻接区域A中。无论半导体结构30或40，由缓和区S1、S2所形成的电位屏障，都可以提升第一导电型井区31与第二导电型井区32间的崩溃电压，且其中所形成的半导体组件的操作电压范围也可藉以提升。此外，缓和区S2接近但不接触边界B，且缓和区S2间彼此不相接触。一实施例中，半导体组件例如CMOS组件，同时包含第一导电型井区31与第二导电型井区32，此半导体组件也可因崩溃电压的提升而提升其操作电压范围。图2C所显示的半导体结构50，多个缓和区S1、S2分别设置于第二导电型井区32与第一导电型井区31，且在横向上靠近边界B的邻接区域A中。当提升崩溃电压的需求较高时，同时在第二导电型井区32与第一导电型井区31的邻接区域A设置缓和区S1、S2，可进一步提升崩溃电压的数值。前述的实施例中，缓和区S1、S2的数量不限于附图所示，例如当<本文档来自技高网...

【技术保护点】
一种半导体结构，包含：一基板；一第一井区，具有第一导电型，设置于该基板上；以及多个缓和区，设置于该第一井区中，在横向上靠近该第一井区的一边界，且该缓和区由剖视图视之，在纵向上贯通该第一井区；其中，该第一井区与一第二井区在该横向上，相邻于该边界，该第二井区具有与该第一导电型相反的第二导电型；其中，该缓和区的导电型为第一导电型或相反导电型态的第二导电型。

【技术特征摘要】
1.一种半导体结构，包含：
一基板；
一第一井区，具有第一导电型，设置于该基板上；以及
多个缓和区，设置于该第一井区中，在横向上靠近该第一井区的
一边界，且该缓和区由剖视图视之，在纵向上贯通该第一井区；
其中，该第一井区与一第二井区在该横向上，相邻于该边界，该
第二井区具有与该第一导电型相反的第二导电型；
其中，该缓和区的导电型为第一导电型或相反导电型态的第二导
电型。
2.根据权利要求1所述的半导体结构，其中该缓和区为第一导电
型，其杂质浓度低于该第一井区。
3.根据权利要求1所述的半导体结构，其中该第一井区与该第二
井区形成于一磊晶层中。
4.根据权利要求1所述的半导体结构，其中该多个缓和区中，任
一缓和区不接触该边界，且该多个缓和区间彼此不相接触。
5.根据权利要求1所述的半导体结构，又包含一埋层，具有第二
导电型，形成于该第一井区与该基板之间，且将该第一井区与该基板
隔开。
6.根据权利要求5所述的半导体结构，又包含至少一埋层缓和区，
设置于该横向上该边界附近的该埋层中，且由剖视图视之，该埋层缓
和区在该纵向上贯通该埋层。
7.一种半导体组件，包含：
一半导体结构，包括：
一基板；
...

【专利技术属性】
技术研发人员：黄宗义，
申请(专利权)人：立锜科技股份有限公司，
类型：发明
国别省市：中国台湾;71