MOS晶体管有效沟道长度测试结构及测试方法技术

本发明专利技术涉及半导体技术领域，公开了一种MOS晶体管有效沟道长度测试结构和测试方法，通过对掺杂条件完全相同的PN结第一测试单元和MOS晶体管第二测试单元的结电容测量，准确提取MOS晶体管有源区掺杂的横向扩散长度，进而准确测量MOS晶体管的有效沟道长度。此外，本发明专利技术提供的测试结构中MOS晶体管有源区采用LDD工艺实现，其有源区中仅位于接触通孔下方的区域为重掺杂区域，降低了重掺杂区对LDD横向扩散长度测量的影响，使得测量结果更为准确。本发明专利技术提供的测试结构及测试方法对MOS晶体管特征尺寸没有特定的依赖性，能够实现对小尺寸MOS晶体管有效沟道长度的高精度测试。

【技术实现步骤摘要】
MOS晶体管有效沟道长度测试结构及测试方法
本专利技术涉及半导体
，特别涉及MOS晶体管中的有效沟道长度测试技术。
技术介绍
在MOS晶体管中，沟道长度是一个重要的基础参数，对MOS晶体管的器件性能以至整个集成电路的设计和制造都有着极其重要的影响，因此，MOS晶体管有效沟道长度的测试和提取一直以来都是MOS器件研究领域的重要课题，特别是随着半导体器件尺寸不断缩小，有效沟道长度的准确测试和提取对于MOS器件及电路性能评估、半导体器件仿真建模及设计优化的影响越来越大，有效沟道长度测试的重要性愈发凸现出来。图1为现有技术中MOS晶体管剖面结构示意图。如图1所示，MOS晶体管的典型结构包括置于半导体衬底或掺杂阱区100中的有源区110，栅极120以及覆盖栅极120侧壁的侧墙140，且MOS晶体管周围环绕有STI浅沟槽隔离130。此外，有源区110表面还具有与之连接的接触通孔150，用以实现MOS晶体管有源区的测量引出。在常规MOS晶体管结构中，通常采用LDD工艺实现轻掺杂源漏区，即：有源区110位于侧墙140及栅极120下方的区域110a为轻掺杂区域，其他区域110b为重掺杂区，而LDD工艺不可避免的带来掺杂的横向扩散长度ΔL，因此，MOS晶体管的有效沟道长度Leff实际上并非设计沟道长度Ldrawn(即：MOS晶体管栅极120长度)，而应为：Leff＝Ldrawn-ΔL。现有技术中，应用最为广泛的测试MOS晶体管有效沟道长度Leff的方法是沟道电阻法，该方法主要利用MOS晶体管在线性工作状态下的的I-V特性：其中，Ids为源漏电流，μeff为有效载流子迁移率，Cox为单位面积栅氧化层电容，W/L为MOS晶体管沟道宽长比，Vgs为栅源电压，Vds为源漏电压，Vth为阈值电压，根据MOS晶体管的电流电压特性可以得到沟道电阻由此通过设计不同沟道长度Ldrawn的MOS晶体管结构即可测得有源区LDD掺杂的横向扩散长度ΔL，从而进一步测量MOS晶体管的有效沟道长度Leff。但是，沟道电阻法测量过程中通常认为源漏电阻Rsd是与栅压Vgs无关的常数，而随着器件尺寸的进一步缩小，MOS晶体管的沟道长度Ldrawn越来越小，栅压Vgs对源漏电阻Rsd的调制效应越来越明显，而且阈值电压Vth的计算是否准确也会对有源区LDD掺杂的横向扩散长度ΔL提取的准确性产生重要影响，因此随着半导体器件特征尺寸不断缩小，利用沟道电阻测量有效沟道长度的准确性越来越低。现有技术中另一种应用较广的测量MOS晶体管有效沟道长度的方法是栅电容法，该方法通过测量MOS晶体管中电荷积累区和反型区的栅电容差得到栅-沟道电容通过设计沟道宽度W足够大的一组器件即可测量MOS晶体管有源区LDD掺杂的横向扩散长度ΔL。在该方法中，隐含地假定了反型区电容CGi和积累区电容CGa均是与栅压Vgs无关的常数，而该假定只对长沟道MOS晶体管成立，对于短沟道MOS器件，积累区电容CGa会随着栅源电压Vgs而变化，从而导致栅-沟道电容CGC无法准确计算。利用栅电容法提取有效沟道长度Leff的方法对于小尺寸器件存在很大的局限性。因此，随着半导体器件特征尺寸的不断缩小及工艺制程节点的不断向前推进，面向小尺寸器件提供更为有效的有效沟道长度测试结构和测试方法显得尤为重要。
技术实现思路
本专利技术所要解决的技术是，提供一种MOS晶体管有效沟道长度测试结构及测试方法，能够准确提取MOS晶体管有效沟道长度，并降低测试结构对器件特征尺寸的依赖性。为解决上述技术问题，本专利技术提供了一种MOS晶体管有效沟道长度测试结构，该结构包括第一测试单元和第二测试单元，第一测试单元包括三个或三个以上PN结，第二测试单元包括两个或两个以上MOS晶体管；所述PN结离子注入掺杂区的掺杂类型、掺杂浓度、离子注入深度等均与所述MOS晶体管有源区的掺杂条件相同，所述PN结和所述MOS晶体管置于相同的半导体衬底或掺杂阱区内。进一步的，第一测试单元中的PN结为具有浅沟槽隔离的纵向PN结。进一步的，第一测试单元的各PN结掺杂区和第二测试单元的各MOS晶体管有源区均连接有相同特征尺寸的接触通孔，所述接触通孔下方的半导体衬底中具有与之接触的重掺杂区。进一步的，第一测试单元中各PN结的掺杂区和第二测试单元中各MOS晶体管的有源区采用LDD注入形成，其掺杂浓度小于所述重掺杂区的掺杂浓度，离子注入深度小于所述重掺杂区的离子注入深度。作为可选的技术方案，第一测试单元包括三个纵向PN结，且所述三个PN结具有各不相同的面积和周长；第二测试单元包括两个MOS晶体管，且所述两个MOS晶体管具有不同的沟道宽度。作为可选的技术方案，第一测试单元包括n个纵向PN结，其中，n1个PN结并联形成第一等效PN结，n2个PN结并联形成第二等效PN结，n3个PN结并联形成第三等效PN结，n、n1、n2、n3均为整数且n1+n2+n3＝n＞3，所述第一等效PN结、第二等效PN结和第三等效PN结具有各不相同的等效面积和等效周长。作为可选的技术方案，第二测试单元包括m个MOS晶体管，其中，m1个MOS晶体管级联形成第一叉指状MOS结构，m2个MOS晶体管级联形成第二叉指状MOS结构，m、m1、m2均为整数且m1+m2＝m＞2。在该技术方案中，可选的，第一叉指状MOS结构与第二叉指状MOS结构中MOS晶体管数量相同，沟道宽度不同；可选的，第一叉指状MOS结构和第二叉指状MOS结构中MOS晶体管数量不同，沟道宽度相同。本专利技术还提供了一种MOS晶体管有效沟道长度测试方法，包括以下步骤：提供第一测试单元，包括三个或三个以上具有浅沟槽隔离的纵向PN结；测量所述第一测试单元中各PN结的结电容值；提取所述第一测试单元中各PN结底部界面单位面积结电容Cjs、PN结掺杂区与浅沟槽隔离的边界单位周长结电容Cjsw；提供第二测试单元，包括两个或两个以上MOS晶体管，所述MOS晶体管有源区的掺杂类型、掺杂浓度、离子注入深度等均与所述PN结离子注入掺杂区的掺杂条件相同，且置于与所述PN结相同的半导体衬底或掺杂阱区内；测量所述第二测试单元中各MOS晶体管的结电容；提取所述第二测试单元中各MOS晶体管有源区掺杂的横向扩散长度ΔL；测得所述MOS晶体管有效沟道长度。进一步的，第一测试单元的各PN结掺杂区和所述第二测试单元的各MOS晶体管有源区均连接有相同特征尺寸的接触通孔。且第一测试单元中各PN结的掺杂区和第二测试单元中各MOS晶体管的有源区均采用LDD注入形成，其掺杂浓度小于重掺杂区的掺杂浓度，离子注入深度小于所述重掺杂区的离子注入深度。此时，对所述第一测试单元的测试还需提取单个重掺杂区结电容CCT。作为可选的技术方案，第一测试单元中各PN结的结电容Cd包括底部结电容、重掺杂区结电容和浅沟槽隔离侧边电容，且Cd＝i×CCT+Cjs×Ard+Cjsw×Pjd，其中，i为所述PN结掺杂区中接触通孔数量，CCT为单个所述重掺杂区结电容，Ard为所述PN结掺杂区底部界面面积，Cjs为所述PN结掺杂区底部界面单位面积结电容，Pjd为所述PN结掺杂区与浅沟槽隔离界面的边界周长，Cjsw为所述PN结掺杂区与浅沟槽隔离边界处单位周长结电容。作为可选的技术方案，第一测试单元包括n个纵向PN结，其中，n1个P本文档来自技高网...

【技术保护点】
一种MOS晶体管有效沟道长度测试结构，包括第一测试单元和第二测试单元，其特征在于：所述第一测试单元包括三个或三个以上PN结；所述第二测试单元包括两个或两个以上MOS晶体管。

【技术特征摘要】
1.一种MOS晶体管有效沟道长度测试结构，包括第一测试单元和第二测试单元，其特征在于：所述第一测试单元包括三个以上PN结；所述第二测试单元包括两个以上MOS晶体管；所述PN结离子注入掺杂区的掺杂类型、掺杂浓度、离子注入深度均与所述MOS晶体管有源区的掺杂类型、掺杂浓度、离子注入深度相同，且所述PN结和所述MOS晶体管置于相同的半导体衬底或掺杂阱区内。2.根据权利要求1所述的MOS晶体管有效沟道长度测试结构，其特征在于，所述第一测试单元中的PN结为具有浅沟槽隔离的纵向PN结。3.根据权利要求1或2所述的MOS晶体管有效沟道长度测试结构，其特征在于，所述第一测试单元的各PN结掺杂区和所述第二测试单元的各MOS晶体管有源区均连接有相同特征尺寸的接触通孔，所述接触通孔下方的半导体衬底中具有与之接触的重掺杂区。4.根据权利要求3所述的MOS晶体管有效沟道长度测试结构，其特征在于，所述PN结的掺杂区和所述MOS晶体管的有源区采用LDD注入形成，其掺杂浓度小于所述重掺杂区的掺杂浓度，离子注入深度小于所述重掺杂区的离子注入深度。5.根据权利要求4所述的MOS晶体管有效沟道长度测试结构，其特征在于，所述第一测试单元包括三个纵向PN结，且所述三个PN结具有各不相同的面积和周长。6.根据权利要求4所述的MOS晶体管有效沟道长度测试结构，其特征在于，所述第一测试单元包括n个纵向PN结，其中，n1个PN结并联形成第一等效PN结，n2个PN结并联形成第二等效PN结，n3个PN结并联形成第三等效PN结，n、n1、n2、n3均为整数且n1+n2+n3＝n＞3，所述第一等效PN结、所述第二等效PN结和所述第三等效PN结具有各不相同的等效面积和等效周长。7.根据权利要求4所述的MOS晶体管有效沟道长度测试结构，其特征在于，所述第二测试单元包括两个MOS晶体管，且所述两个MOS晶体管具有不同的沟道宽度。8.根据权利要求4所述的MOS晶体管有效沟道长度测试结构，其特征在于，所述第二测试单元包括m个MOS晶体管，其中，m1个MOS晶体管级联形成第一叉指状MOS结构，m2个MOS晶体管级联形成第二叉指状MOS结构，m、m1、m2均为整数且m1+m2＝m＞2。9.根据权利要求8所述的MOS晶体管有效沟道长度测试结构，其特征在于，所述第一叉指状MOS结构与第二叉指状MOS结构中MOS晶体管数量相同，沟道宽度不同。10.根据权利要求8所述的MOS晶体管有效沟道长度测试结构，其特征在于，所述第一叉指状MOS结构和第二叉指状MOS结构中MOS晶体管数量不同，沟道宽度相同。11.一种MOS晶体管有效沟道长度测试方法，其特征在于，包括以下步骤：提供第一测试单元，包括三个以上具有浅沟槽隔离的纵向PN结；测量所述第一测试单元中各PN结的结电容；提取所述第一测试单元中各PN结底部界面单位面积结电容Cjs、PN结掺杂区与浅沟槽隔离的边界单位周长结电容Cjsw；提供第二测试单元，包括两个以上MOS晶体管，所述MOS晶体管有源区的掺杂类型、掺杂浓度、离子注入深度均与所述PN结离子注入掺杂区的掺杂类型、掺杂浓度、离子注入深度相同，且置于与所述PN结相同的半导体衬底或掺杂阱区内；测量所述第二测试单元中各MOS晶体管的结电容；提取所述第二测试单元中各MOS晶体管有源区掺杂的横向扩散长度ΔL；测得所述MOS晶体管有效沟道长度。12.根据权利要求11所述的MOS晶体管有效沟道长度测试方法，其特征在于，所述第一测试单元的各PN结掺杂区和所述第二测试单元的各MOS晶体管有源区均连接有相同特征...

【专利技术属性】
技术研发人员：郭奥，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：