测试器件及其制作方法、半导体器件及其制作方法技术

一种测试器件及其制作方法、半导体器件及其制作方法。所述测试器件包括：半导体衬底；位于所述半导体衬底上的介电层，所述介电层的材料为采用TEOS为反应源形成的氧化硅，所述介电层中包括金属插塞和伪接触孔，所述伪接触孔的材料包括钨，所述伪接触孔的上表面面积与整个介电层的上表面面积之比大于或等于20%；位于所述介电层上的电连接线，所述电连接线的材料包括铜、铝或铜铝合金。所述半导体器件包括多个芯片和位于所述芯片之间的切割道，所述切割道中包括上述的测试器件。本发明专利技术可以提高测试器件中电连接线与介电层之间的粘合力，最终保证半导体器件的性能稳定。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及的是一种。
技术介绍
半导体制造领域中，在一块半导体晶圆上通常会同时制造多个具有相同结构的芯片(Die)，相邻芯片之间的区域为切割道。为了保证半导体器件的可靠性，通常会在切割道中制作多个测试器件，用于对一些关键参数(如=RS电阻值)进行测试。不同的半导体器件可能需要获取不同的测试参数，不同的测试参数可能需要采用不同的测试器件。当完成芯片制造工艺，且对切割道中的测试器件测试都符合要求之后，就可以沿预定的切割道对晶圆进行切割以形成分立芯片，然后再对芯片进行封装。 现有测试器件的上表面是用于实现电连接的电连接线，电连接线下面为用于阻挡绝缘的介电层，且介电层是采用TEOS (正硅酸乙酯)为反应源形成的氧化硅。图I示出了现有技术中一个具体的测试器件。参考图I所示，所述测试器件从下至上依次包括半导体衬底10 ；位于半导体衬底10上的氧化层20 ；位于氧化层20上的介电层30，所述介电层30的材料为采用TEOS为反应源形成的氧化硅，根据具体的连接需要在所述介电层30中设置金属插塞(图中未示出)；位于所述介电层30上表面的电连接线40，用于接入测试用的电信号，所述电连接线40的材料包括铜、招或铜招合金。更多关于切割道中测试器件的技术可以参考申请公布号为CN101807535A的中国专利申请文件。但是在沿包括上述测试器件的切割道进行切割后，对应芯片的电性能发生了很大变化，从而致使整个晶圆的芯片都报废。因此，如何避免上述问题的出现就成为本领域技术人员亟待解决的问题之一。
技术实现思路
本专利技术解决的问题是提供一种，以提高测试器件中电连接线与介电层之间的粘合力，最终保持半导体器件的性能稳定。为解决上述问题，本专利技术提供了一种半导体器件，包括半导体衬底；位于所述半导体衬底上的介电层，所述介电层的材料为采用TEOS为反应源形成的氧化娃，所述介电层中包括金属插塞和伪接触孔(Du_yContact),所述伪接触孔的材料包括钨，所述伪接触孔的上表面面积与整个介电层的上表面面积之比大于或等于20% ；位于所述介电层上的电连接线，所述电连接线的材料包括铜、铝或铜铝合金。可选地，所述半导体衬底与所述介电层之间包括氧化层，所述氧化层的材料为氧化硅；所述测试器件还包括位于所述氧化层和所述介电层之间的绝缘层。可选地，所述绝缘层包括第一区域和第二区域，所述第一区域和第二区域的材料不同，所述第一区域的材料为采用TEOS为反应源形成的氧化硅，所述第二区域至少与所有的伪接触孔相对应，所述第二区域的材料为多晶硅或氮化硅。可选地，所述金属插塞的尺寸与所述伪接触孔的尺寸相同。可选地，所述伪接触孔的侧面还包括隔离侧墙(spacer)。可选地，所述隔离侧墙包括层叠设置的第一氧化硅层、氮化硅层和第二氧化硅层。可选地，所述伪接触孔包括层叠设置的钛层、氮化钛层和钨层。 为解决上述问题，本专利技术还提供了一种半导体器件，包括多个芯片和位于所述芯片之间的切割道，所述切割道中包括上述的测试器件。可选地，所述芯片包括金属插塞；所述芯片的金属插塞的尺寸、材料分别与所述测试器件的金属插塞的尺寸、材料对应相同；所述芯片的金属插塞的尺寸与所述测试器件的伪接触孔的尺寸相同。可选地，所述芯片包括栅极结构和位于栅极结构侧面的隔离侧墙；所述伪接触孔的侧面包括隔离侧墙；所述芯片的隔离侧墙与所述伪接触孔的隔离侧墙的尺寸和材料均对应相同。为解决上述问题，本专利技术还提供了一种测试器件的制作方法，包括提供半导体衬底；采用TEOS为反应源在所述半导体衬底上形成氧化硅材料的介电层，在所述介电层中形成多个通孔，在部分数目的通孔中填充第一材料形成金属插塞，在剩余通孔中填充第二材料形成伪接触孔，所述第二材料包括钨，所述伪接触孔的上表面面积与整个介电层的上表面面积之比大于或等于20% ；在所述介电层上形成电连接线，所述电连接线的材料包括铜、铝或铜铝合金。可选地，所述测试器件的制作方法还包括在形成所述介电层之前，在所述半导体衬底上形成氧化层，所述氧化层的材料为氧化硅；在形成氧化层之后且在形成所述介电层之前，至少在部分所述氧化层上形成绝缘层；在所述氧化层上和所述绝缘层上形成介电层，所述伪接触孔位于所述绝缘层上。可选地，形成所述伪接触孔包括在所述伪接触孔的侧面形成隔离侧墙。为解决上述问题，本专利技术还提供了一种半导体器件的制作方法，所述半导体器件包括多个芯片和位于所述芯片之间的切割道，采用上述的制作方法在所述切割道中形成所述测试器件。可选地，所述芯片包括金属插塞；同时形成所述芯片的金属插塞和所述测试器件的金属插塞。可选地，所述芯片包括栅极结构和位于栅极结构侧面的隔离侧墙；所述伪接触孔的侧面包括隔离侧墙；同时形成所述伪接触孔的隔离侧墙和所述芯片的隔离侧墙。与现有技术相比，本专利技术技术方案具有以下优点I)本专利技术在介电层中增加了伪接触孔，所述伪接触孔的材料包括鹤，由于钨与铜、铝或铜铝的粘合力比较好，在保证所述伪接触孔的上表面面积与整个介电层的上表面面积之比大于或等于20%的前提下，可以保证电连接线与介电层很牢固地粘贴在一起，从而在切割位于切割道中的测试器件时，电连接线不会四处脱落，更不会溅射到芯片中，从而保证了半导体器件的性能稳定性，提高了芯片的成品率。此外，所述介电层中包括金属插塞，通过在介电层中同时形成多个通孔，使部分数目的接触孔成为所述金属插塞，剩余数目的接触孔成为所述伪接触孔，从而节省了步骤工艺，降低了生产成本。 2)可选方案中，当所述半导体衬底与所述介电层之间包括氧化层，所述氧化层的材料为氧化硅时，所述测试器件还包括位于所述氧化层和所述介电层之间的绝缘层，所述绝缘层不但可以作为刻蚀介电层时的停止层，而且还可以保证测试器件的电性能不因伪接触孔的增加而改变。3)可选方案中，所述芯片包括金属插塞和隔离侧墙，所述伪接触孔包括隔离侧墙，所述芯片的金属插塞与所述测试器件的金属插塞可以同时形成，所述芯片的隔离侧墙与所述伪接触孔的隔离侧墙也可以同时形成，从而可以进一步节省工艺步骤，降低生产成本。附图说明图I是现有技术中一种测试器件的结构示意图；图2是本专利技术实施例中一种测试器件的结构示意图；图3是图2中伪接触孔的结构示意图；图4是现有技术中另一种测试器件的结构示意图；图5是本专利技术实施例中另一测试器件的结构示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。正如
技术介绍
部分所述，现有技术晶圆的沟道区中包括一个或多个测试器件，当沿沟道区对芯片进行划分后，芯片的电性能与划分前相比发生了很大变化，从而导致芯片无法使用，最终使得整个晶圆报废。专利技术人经过研究发现其产生的原因在于测试器件最上表面的电连接线的材料包括铜、铝或铜铝合金，电连接线下方的介电层的材料是采用TEOS为反应源形成的氧化硅，由于所述氧化硅与铜、铝或铜铝合金的粘合力比较小，所以导致介电层与电连接线的粘合性较差。在沿沟道区对芯片进行划分时，不可避免地会切割所述测试器件，由于介电层与电连接线的粘合性较差，因此电连接线至少会发生部分脱落(p本文档来自技高网...

【技术保护点】
一种测试器件，其特征在于，包括：半导体衬底；位于所述半导体衬底上的介电层，所述介电层的材料为采用正硅酸乙酯为反应源形成的氧化硅，所述介电层中包括金属插塞和伪接触孔，所述伪接触孔的材料包括钨，所述伪接触孔的上表面面积与整个介电层的上表面面积之比大于或等于20%；位于所述介电层上的电连接线，所述电连接线的材料包括铜、铝或铜铝合金。

【技术特征摘要】
1.一种测试器件，其特征在于，包括 半导体衬底； 位于所述半导体衬底上的介电层，所述介电层的材料为采用正硅酸乙酯为反应源形成的氧化硅，所述介电层中包括金属插塞和伪接触孔，所述伪接触孔的材料包括钨，所述伪接触孔的上表面面积与整个介电层的上表面面积之比大于或等于20% ； 位于所述介电层上的电连接线，所述电连接线的材料包括铜、铝或铜铝合金。2.如权利要求I所述的测试器件，其特征在于，所述半导体衬底与所述介电层之间包括氧化层，所述氧化层的材料为氧化硅；所述测试器件还包括位于所述氧化层和所述介电层之间的绝缘层。3.如权利要求2所述的测试器件，其特征在于，所述绝缘层包括第一区域和第二区域，所述第一区域的材料为采用正硅酸乙酯为反应源形成的氧化硅，所述第二区域至少与所有的伪接触孔相对应，所述第二区域的材料为多晶硅或氮化硅。4.如权利要求I所述的测试器件，其特征在于，所述金属插塞的尺寸与所述伪接触孔的尺寸相同。5.如权利要求I所述的测试器件，其特征在于，所述伪接触孔的侧面还包括隔离侧墙。6.如权利要求5所述的测试器件，其特征在于，所述隔离侧墙包括层叠设置的第一氧化娃层、氮化娃层和第二氧化娃层。7.如权利要求I所述的测试器件，其特征在于，所述伪接触孔包括层叠设置的钛层、氮化钛层和钨层。8.一种半导体器件，其特征在于，包括多个芯片和位于所述芯片之间的切割道，所述切割道中包括如权利要求I至7中任一项所述的测试器件。9.如权利要求8所述的半导体器件，其特征在于，所述芯片包括金属插塞；所述芯片的金属插塞的尺寸、材料分别与所述测试器件的金属插塞的尺寸、材料对应相同；所述芯片的金属插塞的尺寸与所述测试器件的伪接触孔的尺寸相同。10.如权利要求8所述的半导体器件，其特征在于...

【专利技术属性】
技术研发人员：李秀莹，刘宇，王鹏，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：