NMOS器件及其形成方法技术

一种NMOS器件的形成方法，所述方法包括：提供半导体衬底；在所述半导体衬底表面上依次形成栅极介质层和栅电极，其中，位于所述栅电极两侧的半导体衬底分别为源区和漏区；在所述源区和漏区内依次注入铟离子与硼离子，形成口袋区域；在位于所述口袋区域上方的源区和漏区内注入磷离子，形成轻掺杂区；其中，所述铟离子掺杂剂量为0.5E13～2E13/cm2；所述磷离子掺杂剂量1E14～2.5E14/cm2；所述硼离子掺杂剂量为0.5E13～4E13/cm2。本发明专利技术还提供一种由所述NMOS器件形成方法所形成的NMOS器件。

【技术实现步骤摘要】

本专利技术涉及半导体形成工艺，特别涉及一种NMOS器件及其形成方法。
技术介绍
集成电路尤其是超大规模集成电路中的主要器件是金属氧化物半导体(Metal Oxide Semiconductor，简称M0S)。集成电路自专利技术以来，其在性能和功能上的进步是突飞 猛进的，并且MOS器件的几何尺寸一直在不断缩小，目前其特征尺寸已经进入纳米尺度。在MOS器件按比例缩小的过程中，漏极电压并不随之减小，这就导致源极、漏极间 的沟道区电场的增大，在强电场作用下，电子在两次碰撞之间会加速到比热运动速度高出 许多倍的速度，因此动能很大，这些电子被称为热电子，所述热电子会向栅介质层注入，从 而引起热电子效应(hot electroneffect) 0该效应属于器件的小尺寸效应，所述效应会引 起栅电极电流和半导体衬底电流，影响器件和电路的可靠性。上述热电子效应是影响MOS器件寿命(TTF)的一个关键因素热电子效应越弱，器 件寿命越长；反之，热电子效应越明显，器件寿命越短。为了提高MOS器件寿命，需要抑制热 电子效应。对于NMOS器件，热电子效应尤为突出。因为NMOS的载流子是电子，而PMOS的 载流子是空穴，与空穴比较，电子更容易跃过半导体衬底与栅介质层之间的界面势垒，从而 使得电子更容易注入栅介质层，造成对栅介质层的伤害。专利号为ZL02106726. 0的中国专利中提供的一种具有口袋(pocket)掺杂结构 的NMOS器件，一定程度上抑制了热电子效应。所述结构如图1所示，包括提供半导体衬底 001，在所述半导体衬底001上注入硼离子，形成P型阱002和沟道区(图中未标示)；在所 述半导体衬底001表面上依次形成栅极介质层003和栅电极004，所述栅电极004两侧的半 导体衬底为源区和漏区；在所述源区和漏区内注入铟离子，以形成口袋区域005 ；继续在所 述源区和漏区内注入磷离子，形成轻掺杂区006 ；在栅介质层003和栅电极004的两侧形成 侧壁007 ；最后，对所述源区和漏区进行深掺杂，以形成源极008和漏极009。上述方案中，通过注入形成口袋区以以阻碍栅极下面沟道区的硼离子的分凝和扩 散，以进一步地抑制热电子效应。但是该技术方案中铟离子体积较大，注入时对衬底的损伤 较大。现有技术还公开一种抑制热电子效应的方法，通过对NMOS器件掺杂铟离子和硼 离子形成口袋结构进行改进，所述NMOS器件的饱和漏电流值的通常范围为0. 49mA/μ m 0. 59mA/μ m，对应的形成口袋结构的掺杂离子及剂量范围、形成轻掺杂区的掺杂离子及剂 量范围分别为铟离子剂量范围:3. 5E13 5E13/cm2 ；硼离子剂量范围:2E13 6E13/cm2 ； 磷离子剂量范围:3E14 5. 5E14/cm2。但是，上述工艺需要优化，以进一步提高器件寿命。
技术实现思路
本专利技术解决的问题是提供一种NMOS器件及其形成方法，以有效抑制热电子效应，提高器件的寿命。为解决上述问题，本专利技术提供了一种NMOS器件的形成方法，所述方法包括提供半导体衬底；在所述半导体衬底表面上依次形成栅极介质层和栅电极，其中，位于所述栅电极 两侧的半导体衬底分别为源区和漏区；在所述源区和漏区内依次注入铟离子与硼离子，形成口袋区域；其中，所述铟离子掺杂剂量为0. 5E13 2E13/cm2 ；所述硼离子掺杂剂量为 0.5E13 4E13/cm2。可选的，所述NMOS器件用于输入输出电路。可选的，所述匪OS器件的饱和漏电流为0. 49mA/ μ m 0. 59mA/ μ m。可选的，所述口袋区域形成中，铟离子的注入能量为50Kev 70Kev，硼离子的注 入能量为7Kev 15Kev。可选的，所述铟离子和硼离子的注入角度范围为与垂直于半导体衬底表面的法 线方向夹角0° 45°。可选的，所述铟离子和硼离子的注入角度为与垂直于半导体衬底表面的法线方 向夹角30°。可选的，所述NMOS形成方法还包括，在位于所述口袋区域上方的源区和漏区内注 入磷离子，形成轻掺杂区。可选的，所述轻掺杂区域形成中，磷离子的注入能量为IOKev 15Kev。可选的，所述栅极介质层为二氧化硅。本专利技术还提供一种由所述NMOS器件形成方法中的任一项所形成的NMOS器件。与现有技术相比，上述方案具有以下优点本技术方案通过优化形成口袋结构 和轻掺杂区的掺杂离子剂量范围，分别对掺杂离子的剂量范围进行调整，从现有技术的 铟离子剂量范围:3. 5E13 5E13/cm2、硼离子剂量范围:2E13 6E13/cm2、磷离子剂量范 围:3E14 5. 5E14/cm2降低到铟离子剂量范围0. 5E13 2E13/cm2 ；硼离子剂量范围0.5E13 4E13/cm2 ；磷离子剂量范围1E14 2. 5E14/cm2。所述专利技术方法可以抑制热电子 效应，提高NMOS器件的寿命，与现有的掺杂剂量范围比较，所形成的NMOS器件寿命提高了1.4 2. 5 倍。附图说明图1是现有技术中具有口袋结构的NMOS器件示意图；图2是本专利技术NMOS器件形成方法流程示意图；图3至图8是本专利技术一个实施例的NMOS器件形成方法的剖面结构示意图；图9和图10为本专利技术一个实施例与现有技术所得的NMOS器件性能比较示意图。具体实施例方式专利技术人发现，在现有制作工艺中，特别对输入输出(I/O)电路中的匪OS器件来 说，热电子效应明显。原因是，较核心电路区的薄栅介质层，输入输出电路中的厚栅介质 层更容易受到热电子的伤害，因为热电子在穿越薄栅介质层时一般为直接隧穿(directtunneling)，而直接隧穿不会造成栅介质层的电性变化，热电子效应对器件的影响不大。而 热电子在穿越厚栅介质层时，会被栅介质层所陷阱，造成栅介质层的电性变化，从而损害厚 栅介质层的NMOS器件，影响输入输出(I/O)电路中的器件性能。现有的形成输入输出(I/O)电路中的NMOS器件的口袋结构和轻掺杂区的掺杂离 子剂量范围过大，有必要进行优化，以进一步提高器件寿命。实验证明，通过降低三种离子 铟、磷和硼的掺杂剂量到一定的优化范围，可以更好地抑制热电子效应，进而提高器件寿 命。本专利技术方法通过优化离子掺杂剂量范围，显著抑制热电子效应，提高了 NMOS器件寿命ο为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术 的具体实施方式做详细的说明。在以下描述中阐述了具体细节以便于充分理解本专利技术。但是本专利技术能够以多种不 同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类 似推广。因此本专利技术不受下面公开的具体实施的限制。本专利技术提供的方法不仅适用于NMOS器件，也适用于集成的NMOS器件电路，特别适 合输入输出电路。图2是本专利技术一个实施例的NMOS器件的形成方法流程示意图，如图2所示，包括执行步骤S101，提供半导体衬底；执行步骤S102，在所述半导体衬底内注入硼离子，形成P型阱和沟道区；执行步骤S103，在所述半导体衬底表面上依次形成栅极介质层和栅电极，其中，位 于所述栅电极两侧的半导体衬底分别为源区和漏区；执行步骤S104，在所述源区和漏区内依次注入铟离子与硼离子，形成口袋区域；执行步骤S105，在位于所述口袋区域上方的源区和漏区内注入磷离子，形成本文档来自技高网...

【技术保护点】
一种ＮＭＯＳ器件的形成方法，所述方法包括：提供半导体衬底；在所述半导体衬底表面上依次形成栅极介质层和栅电极，位于所述栅电极两侧的半导体衬底分别为源区和漏区；在所述源区和漏区内依次注入铟离子与硼离子，形成口袋区域；其特征在于，所述铟离子掺杂剂量为０．５Ｅ１３～２Ｅ１３／ｃｍ↑［２］；所述硼离子掺杂剂量为０．５Ｅ１３～４Ｅ１３／ｃｍ↑［２］。

【技术特征摘要】

【专利技术属性】
技术研发人员：甘正浩，吴永坚，郭锐，廖金昌，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31