一种MOS晶体管局部应力的引入技术，属于半导体器件领域，尤其涉及关于在MOS晶体管栅极下面的沟道区引入局部应力的新技术。它的特征是先将在侧墙形成工艺步骤之后的MOS器件的栅极和侧墙用氮化硅薄膜覆盖，然后在MOS器件的源漏区上方区域淀积多晶硅，采用湿氧氧化法将多晶硅氧化成二氧化硅，在氧化过程中，体积膨胀，从而在MOS器件的沟道区引入应力。本发明专利技术工艺简单，与传统的MOS工艺兼容，成本较低，不仅适用于90纳米工艺节点以下的小尺寸器件，还可以推至0.13微米以上的较大尺寸的器件。
【技术实现步骤摘要】
本专利技术属于半导体器件领域，尤其涉及关于在金属氧化物半导体(M0Q晶体管栅极下面的沟道区引入局部应力的新技术。
技术介绍
半导体集成电路自诞生以来，一直按照摩尔定律飞速的发展，器件的特征尺寸已经进入到纳米数量级，随之而来的短沟道效应限制了器件性能的进一步提高。采用应变硅技术可以通过提高半导体器件的载流子迁移率来提高器件的电流驱动能力，而且与现有的工艺技术有良好的兼容性。在应变硅技术中，MOS晶体管(有时叫MOS管或MOS器件)沟道区的张应力能够提升电子的迁移率，压应力能够提升空穴的迁移率。一般而言，在N型金属氧化物半导体场效应管(NM0SFET，也叫NM0S)的沟道区引入张应力来提升NMOS器件的性能，在P型金属氧化物半导体场效应管(PM0SFET，也叫PM0S)的沟道区引入压应力来提升PMOS器件的性能。目前，已经报道了多种应力引入技术，从工艺角度来讲，应变硅技术主要分为衬底诱生应变和工艺诱生应变。衬底诱生应变，是指从半导体器件的衬底引入双轴应变到沟道区域，如应变弛豫缓冲层结构(Strained Relaxed Buffer，缩写为SRB)、绝缘层上的锗硅(SiGe On hsulator，缩写为SG0I)和绝缘层上的应变硅(Strained Silicon On hsulator，缩写为SS0I)等。工艺诱生应变，一般是单轴应变，是指在半导体器件制作的工艺流程中自然而然的引入应力到沟道区域，如浅槽隔离(Shallow Trench Isolation，缩写为STI)、刻蚀停止阻挡层(Contact Etch Stop Liners，缩写为CESL)和锗硅源漏(SiGe S/ D)等。一般而言，在应变硅技术中，采用的应力源主要来自于薄膜淀积过程中产生的本征应力，如CESL，材料之间因热膨胀系数的差异引入的热失配应力，如STI，材料层之间晶格参数的差异引入的晶格失配应力，如SiGe S/D，工艺过程中材料体积的改变，如Si氧化变成 SiO2体积膨胀了 2. 2倍。衬底诱生应变技术，往往会因SiGe层较低的热导率，产生自热效应，导致Ge发生扩散，使得由衬底引入到沟道区的应变产生应力弛豫现象，影响器件性能的稳定。相比衬底诱生应变技术而言，工艺诱生应变技术与现有的互补金属氧化物半导体晶体管(Complementary Metal Oxide Semiconductor Transistor，缩写为CMOS)工艺技术具有良好的兼容性，且制造方法简单，成本较低，受到业界的广泛青睐。但是目前的工艺诱生应变技术仍然存在一些不足，如工艺过程中因材料体积的改变而在器件中引入的应力容易在器件中引入缺陷等问题，对器件性能产生负面影响，这往往不是器件制作所需要的。
技术实现思路
本专利技术的目的是为了解决上述所存在的不足之处，提供一种通过工艺过程中材料体积的改变来引入应力到MOS器件的沟道区，使之形成应变硅MOS器件。本专利技术提供的MOS晶体管局部应力的引入技术，它主要是通过在多晶硅氧化过程中体积的膨胀来引入应力的。与现有的工艺诱生应变技术相比，本专利技术采用的新的应力引入技术只需通过湿氧氧化工艺即可实现，工艺简单，易于控制，成本较低，与传统的MOS工艺兼容，增加了工艺诱生应变技术的多样性，同时也提高了应变硅器件设计的灵活性。本专利技术涉及的新的局部应力的引入技术的MOS器件结构剖面图如附图1所示该 MOS器件包括有半导体衬底10，阱区12，浅槽隔离区14，源漏(S/D)区16，源漏区上方区域 18，栅氧化层20，多晶硅栅22，侧墙M，氮化硅覆盖保护层^，M0S器件沟道区30，二氧化硅图形窗口 32。与现有的工艺诱生应变技术相比，本专利技术提供按照传统MOS工艺衬底的制备，阱区的形成，浅槽隔离工艺，多晶硅栅结构工艺，轻掺杂注入工艺，侧墙形成工艺制作形成了以二氧化硅(SiO2)作为侧墙的MOS器件。在侧墙形成之后，本专利技术局部应力引入的关键步骤如下在侧墙和多晶硅栅的掩模作用下，通过离子注入工艺注入杂质离子如磷或砷形成 MOS器件的源漏(S/D)区域(16)，暂不做退火处理；采用化学气相淀积工艺(CVD)淀积一薄层厚度可取十几纳米 几十微米的氮化硅(SiN)薄膜覆盖多晶硅栅和侧墙形成氮化硅覆盖保护层26，来阻止多晶硅栅在后续湿氧氧化工艺中发生氧化；在MOS器件的源漏(S/D) 区上方区域18，淀积一层厚度可取几十纳米 几百微米的多晶硅；湿氧氧化(氧化温度可取850°C 1100°C，压强可取1 3atm)S/D区上方区域18的多晶硅，使之变为二氧化硅， 从而通过多晶硅在氧化过程中体积的膨胀引入局部应力到MOS器件的沟道区，形成应变硅沟道30，接下来通过局部互连等传统的工艺步骤完成整个器件的制作。作为可选的技术方案，所述MOS器件的侧墙既可以采用二氧化硅(SiO2)材料，也可以采用SiN材料。当侧墙为SiN材料时，只需要在多晶硅栅上面淀积SiN薄膜25，来阻止在后续湿氧氧化工艺中多晶硅栅发生氧化。作为可选的技术方案，在MOS器件S/D区上方区域淀积多晶硅时可以先对源漏区 (S/D)刻蚀一个小的凹槽来引入更大的应力，凹槽的深度在5 50nm，再淀积一层厚度可取几十纳米 几百微米多晶硅材料，且淀积的多晶硅可以用多孔硅，或非晶硅，或α-Si，或无定形硅来代替。作为可选的技术方案，为了缩短所述湿氧氧化工艺的时间，可以在湿氧氧化工艺之前，在覆盖了多晶硅栅和侧墙的光刻胶的掩模作用下，通过离子注入工艺预先注入氧原子到在S/D区上方区域18淀积的多晶硅或多孔硅中。作为可选的技术方案，所述S/D区上方区域18的多晶硅上面，可以淀积具有图形的二氧化硅(SiO2) 32，来抑制多晶硅或多孔硅在氧化过程中在栅高方向的膨胀，从而获得更大的应力。本专利技术的应力引入的原理为硅在氧化过程中体积的膨胀。在源漏区上方区域18 淀积的多晶硅在氧化过程中体积膨胀了 2. 2倍，通过器件的源漏16区域对器件的沟道区产生力的作用，引入应力形成应变硅沟道30;因氧化工艺本身是高温工艺，故在氧化的同时对源漏区进行了离子注入后的退火处理，修复了在离子注入工艺中产生的晶格损伤，记忆了氧化过程中在沟道引入的部分应力。由于本专利技术在应力引入的同时具有应力记忆的作用，故可以减少在后续局部互连工艺过程中因二氧化硅的刻蚀导致的应力弛豫。由上述可见，本专利技术提供的MOS晶体管局部应力引入技术，不仅通过多晶硅或多孔硅的氧化膨胀在沟道区引入了应力，而且还通过氧化过程的高温退火工艺记忆了部分应力。附图说明图1和图2是本专利技术的两个实施例的剖面图。图1是采用S^2做栅侧墙材料，SiN 薄膜做覆盖保护层的MOS器件剖面图。图2是用SiN做侧墙材料的MOS器件剖面图。下表是本专利技术的对照图1和图2注序号的含义说明。序号含义说明序号含义说明10N型硅衬底23二氧化硅薄层12P型阱区24二氧化硅侧墙14浅槽隔离区25氮化硅薄膜16源漏区26氮化硅覆盖保护层18源漏区上方区域28NM0SFET20栅氧化层30器件沟道区域21氮化硅侧墙32二氧化硅图形22多晶硅栅图3是本专利技术结合实施例在沟道区引入应力的仿真结果。曲线A、B和C分别是按照实施例1，实施例2和实施例3的方法，在沟道区引入应力的仿真结果。图中还标出了在器件沟道区引入的平均本文档来自技高网...
【技术保护点】
１．一种ＭＯＳ晶体管局部应力的引入技术，其特征在于该应力的引入主要是通过在多晶硅氧化过程中体积的膨胀来引入应力，引入应力的工艺步骤如下：①按照传统ＭＯＳ工艺：衬底的制备，阱区的形成，浅槽隔离工艺，多晶硅栅结构工艺，轻掺杂注入工艺，侧墙形成工艺制作形成了以二氧化硅（ＳｉＯ２）作为侧墙的ＭＯＳ器件，之后，在侧墙（２４）和多晶硅栅（２２）的掩模作用下，通过离子注入工艺注入杂质离子形成ＭＯＳ器件的源漏，暂不做退火处理；②采用化学气相淀积工艺（ＣＶＤ）淀积一层氮化硅（ＳｉＮ）薄膜覆盖多晶硅栅（２２）和侧墙（２４）形成氮化硅覆盖保护层（２６），来阻止多晶硅栅在后续湿氧氧化工艺中发生氧化；③在ＭＯＳ器件的源漏区上方区域（１８）淀积一层多晶硅，湿氧氧化源漏区上方区域（１８）的多晶硅，使之变为二氧化硅，从而通过多晶硅在氧化过程中体积的膨胀引入局部应力到ＭＯＳ器件的沟道区，形成应变硅沟道（３０）；④接下来通过局部互连等传统的工艺步骤完成整个器件的制作。
【技术特征摘要】
【专利技术属性】
技术研发人员：王向展，秦桂霞，罗谦，王微，李竞春，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：90
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