电子器件及其形成方法技术

本发明专利技术涉及电子器件及其形成方法。一种制造电子器件的方法包括如下步骤。在SOI晶片的SOI层中蚀刻至少一个第一组纳米线和衬垫以及至少一个第二组纳米线和衬垫。形成第一栅极叠层，其包围用作电容器器件的沟道区的所述第一组纳米线中每一条纳米线的至少一部分。形成第二栅极叠层，其包围用作FET器件的沟道区的所述第二组纳米线中每一条纳米线的至少一部分。选择性地掺杂所述FET器件的源极区和漏极区。在所述电容器器件的所述源极区和漏极区上形成第一硅化物，该第一硅化物至少延伸到所述第一栅极叠层的边缘。在所述FET器件的所述源极区和漏极区上形成第二硅化物。

Electronic device and method of forming the same

The present invention relates to an electronic device and a method of forming the same. A method of manufacturing an electronic device includes the following steps. At least one first set of nanowires and pads are etched in the SOI layer of the SOI wafer, and at least one second set of nanowires and pads. A first gate stack is formed that surrounds at least a portion of each nanowire in the first set of nanowires used as a channel region of the capacitor device. A second gate stack is formed that surrounds at least a portion of each of the nanowires in the second group nanowire used as a channel region of the device. Optionally, the source and drain regions of the FET device are doped. A first silicide is formed on the source and drain regions of the capacitor device, and the first silicide extends at least to the edge of the first gate stack. A second silicide is formed on the source and drain regions of the FET device.

【技术实现步骤摘要】
电子器件及其形成方法
本专利技术涉及非平面器件结构中的电容器，并且更具体地，涉及在全包围栅极纳米线集成流(integrationflow)中形成双向电容器的技术。
技术介绍
诸如电容器和二极管的非场效应晶体管(FET)元件是互补金属-氧化物半导体(CMOS)技术中的重要元件。例如，电容器用于以电场存储能量。电容器也用于在模拟电路中进行功率解耦。解耦电容器用于减少一个或多个电路元件引起的噪声。已经在平面化电容器器件结构方面进行了很多研究。参见例如名称为“Bi-DirectionalSelf-AlignedFETCapacitor”的Chang等提交的美国专利申请公开号2011/0108900A1。然而，非平面、全耗尽器件中电容器的形成仍然是产业中的挑战。因此，在非平面集成工艺流中制造电容器的技术是期望的。
技术实现思路
本专利技术提供了在全包围栅极纳米线集成流中形成双向电容器的技术。在本专利技术的一个方面，提供了一种制造电子器件的方法。该方法包括如下步骤。提供SOI晶片，该SOI晶片具有在BOX上的SOI层。在所述SOI层中蚀刻至少一个第一组纳米线和第一组衬垫并且在所述SOI层中蚀刻至少一个第二组纳米线和第二组衬垫，其中所述第一组衬垫附着在梯子状配置的所述第一组纳米线的相对端，并且其中所述第二组衬垫附着在梯子状配置的所述第二组纳米线的相对端。形成第一栅极叠层，所述第一栅极叠层包围用作电容器器件的沟道区的所述第一组纳米线中每一条纳米线的至少一部分，其中所述第一组纳米线的从所述栅极叠层延伸出来的部分以及所述第一组衬垫用作所述电容器器件的源极区和漏极区。形成第二栅极叠层，所述第二栅极叠层包围用作场效应晶体管(FET)器件的沟道区的所述第二组纳米线中每一条纳米线的至少一部分，其中所述第二组纳米线的从所述栅极叠层延伸出来的部分以及所述第二组衬垫用作所述FET器件的源极区和漏极区。选择性地掺杂所述FET器件的源极区和漏极区。在所述电容器器件的所述源极区和漏极区上形成第一硅化物，该第一硅化物至少延伸到所述第一栅极叠层的边缘。在所述FET器件的所述源极区和漏极区上形成第二硅化物。在本专利技术的另一个方面，提供了另一种制造电子器件的方法。该方法包括如下步骤。提供SOI晶片，该SOI晶片具有在BOX上的SOI层。在所述SOI层中蚀刻至少一个第一组纳米线和第一组衬垫并且在所述SOI层中蚀刻至少一个第二组纳米线和第二组衬垫，其中所述第一组衬垫附着在梯子状配置的所述第一组纳米线的相对端，并且其中所述第二组衬垫附着在梯子状配置的所述第二组纳米线的相对端。形成第一栅极叠层，所述第一栅极叠层包围用作电容器器件的沟道区的所述第一组纳米线中每一条纳米线的至少一部分，其中所述第一组纳米线的从所述栅极叠层延伸出来的部分以及所述第一组衬垫用作所述电容器器件的源极区和漏极区。形成第二栅极叠层，所述第二栅极叠层包围用作场效应晶体管(FET)器件的沟道区的所述第二组纳米线中每一条纳米线的至少一部分，其中所述第二组纳米线的从所述栅极叠层延伸出来的部分以及所述第二组衬垫用作所述FET器件的源极区和漏极区。对所述FET器件的源极区和漏极区以及所述电容器器件的源极区和漏极区进行掺杂。在所述电容器器件的所述源极区和漏极区上形成第一硅化物，该第一硅化物延伸到未掺杂的所述电容器器件的沟道区中。在所述FET器件的所述源极区和漏极区上形成第二硅化物。在本专利技术的又一个方面中，提供了一种电子器件。该电子器件包括：在SOI层中蚀刻的至少一个第一组纳米线和第一组衬垫以及在所述SOI层中蚀刻的至少一个第二组纳米线和第二组衬垫，其中所述第一组衬垫附着在梯子状配置的所述第一组纳米线的相对端，并且其中所述第二组衬垫附着在梯子状配置的所述第二组纳米线的相对端；第一栅极叠层，其包围用作电容器器件的沟道区的所述第一组纳米线中每一条纳米线的至少一部分，其中所述第一组纳米线的从所述栅极叠层延伸出来的部分以及所述第一组衬垫用作所述电容器器件的源极区和漏极区，其中所述电容器器件的源极区和漏极区是未掺杂的；第二栅极叠层，其包围用作FET器件的沟道区的所述第二组纳米线中每一条纳米线的至少一部分，其中所述第二组纳米线的从所述栅极叠层延伸出来的部分以及所述第二组衬垫用作所述FET器件的源极区和漏极区，其中所述FET器件的源极区和漏极区是掺杂的；形成在所述电容器器件的所述源极区和漏极区上的第一硅化物，其至少延伸到所述第一栅极叠层的边缘；以及形成在所述FET器件的源极区和漏极区上的第二硅化物。在本专利技术的再一个方面中，提供了另一种电子器件。该电子器件包括：在SOI晶片的SOI层中的至少一个第一组纳米线和第一组衬垫以及在所述SOI层中蚀刻的至少一个第二组纳米线和第二组衬垫，其中所述第一组衬垫附着在梯子状配置的所述第一组纳米线的相对端，并且其中所述第二组衬垫附着在梯子状配置的所述第二组纳米线的相对端；第一栅极叠层，其包围用作电容器器件的沟道区的所述第一组纳米线中每一条纳米线的至少一部分，其中所述第一组纳米线的从所述栅极叠层延伸出来的部分以及所述第一组衬垫用作所述电容器器件的源极区和漏极区，其中所述电容器器件的源极区和漏极区是掺杂的；第二栅极叠层，其包围用作FET器件的沟道区的所述第二组纳米线中每一条纳米线的至少一部分，其中所述第二组纳米线的从所述栅极叠层延伸出来的部分以及所述第二组衬垫用作所述FET器件的源极区和漏极区，其中所述FET器件的源极区和漏极区是掺杂的；在所述电容器器件的所述源极区和漏极区上的第一硅化物，其延伸到未掺杂的所述电容器器件的沟道区中；以及在所述FET器件的所述源极区和漏极区上的第二硅化物。通过参考下文的详细描述和附图，将获得对本专利技术的更完整的理解以及本专利技术的另外的特征和优点。附图说明图1A是根据本专利技术实施例的具有掺杂的源极区和漏极区的全包围栅极纳米线电容器器件的横截面视图；图1B是根据本专利技术实施例的具有未掺杂的源极区和漏极区的全包围栅极纳米线电容器器件的横截面视图；图2是示出绝缘体上半导体(SOI)晶片的三维图示，所述SOI晶片具有在掩埋氧化物(BOX)上的SOI层，所述SOI晶片是用于制造根据本专利技术实施例的全包围栅极纳米线电容器器件和纳米线场效应晶体管(FET)器件的起始平台；图3是示出根据本专利技术实施例已经形成在SOI层上的纳米线硬掩模(一个对应于纳米线电容器器件并且另一个对应于纳米线FET器件)的三维图示；图4是根据本专利技术实施例示出已经用于在SOI层中构图第一组和第二组纳米线和衬垫(即，第一组纳米线/衬垫对应于纳米线电容器器件，并且第二组纳米线/衬垫对应于纳米线FET器件)的硬掩模并且所述硬掩模随后已经被去除的三维图示；图5是根据本专利技术实施例示出已经通过底切纳米线下方的BOX悬置在BOX上的纳米线并且所述纳米线已经被平滑的三维图示；图6是示出根据本专利技术实施例已经被减薄的纳米线的三维图示图；图7是示出根据本专利技术实施例已经形成为以全包围栅极配置包围纳米线的栅极叠层的三维图示；图8是示出根据本专利技术实施例形成在纳米线电容器中的栅极叠层的一部分(相同的工艺可应用于纳米线FET器件)的剖面图；图9是示出根据本专利技术实施例已经形成在栅极叠层的相对侧的间隔物的三维图示；图10是示出根据本专利技术实施例已经用于加厚纳米本文档来自技高网...

【技术保护点】
一种制造电子器件的方法，包括如下步骤：提供SOI晶片，所述SOI晶片具有在BOX上的SOI层；在所述SOI层中蚀刻至少一个第一组纳米线和第一组衬垫并且在所述SOI层中蚀刻至少一个第二组纳米线和第二组衬垫，其中所述第一组衬垫附着在梯子状配置的所述第一组纳米线的相对端，并且其中所述第二组衬垫附着在梯子状配置的所述第二组纳米线的相对端；形成第一栅极叠层，所述第一栅极叠层包围用作电容器器件的沟道区的所述第一组纳米线中每一条纳米线的至少一部分，其中所述第一组纳米线的从所述栅极叠层延伸出来的部分以及所述第一组衬垫用作所述电容器器件的源极区和漏极区；形成第二栅极叠层，所述第二栅极叠层包围用作场效应晶体管（FET）器件的沟道区的所述第二组纳米线中每一条纳米线的至少一部分，其中所述第二组纳米线的从所述栅极叠层延伸出来的部分以及所述第二组衬垫用作所述FET器件的源极区和漏极区；选择性地掺杂所述FET器件的所述源极区和漏极区；在所述电容器器件的所述源极区和漏极区上形成至少延伸到所述第一栅极叠层的边缘的第一硅化物；以及在所述FET器件的所述源极区和漏极区上形成第二硅化物。

【技术特征摘要】
2013.01.28 US 13/751,4901.一种制造电子器件的方法，包括如下步骤：提供SOI晶片，所述SOI晶片具有在BOX上的SOI层；在所述SOI层中蚀刻至少一个第一组纳米线和第一组衬垫并且在所述SOI层中蚀刻至少一个第二组纳米线和第二组衬垫，其中所述第一组衬垫附着在梯子状配置的所述第一组纳米线的相对端，并且其中所述第二组衬垫附着在梯子状配置的所述第二组纳米线的相对端；形成第一栅极叠层，所述第一栅极叠层包围用作电容器器件的沟道区的所述第一组纳米线中每一条纳米线的至少一部分，其中所述第一组纳米线的从所述栅极叠层延伸出来的部分以及所述第一组衬垫用作所述电容器器件的源极区和漏极区；形成第二栅极叠层，所述第二栅极叠层包围用作场效应晶体管（FET）器件的沟道区的所述第二组纳米线中每一条纳米线的至少一部分，其中所述第二组纳米线的从所述栅极叠层延伸出来的部分以及所述第二组衬垫用作所述FET器件的源极区和漏极区；选择性地掺杂所述FET器件的所述源极区和漏极区；在所述电容器器件的所述源极区和漏极区上形成至少延伸到所述第一栅极叠层的边缘的第一硅化物；以及在所述FET器件的所述源极区和漏极区上形成第二硅化物。2.根据权利要求1所述的方法，其中选择性掺杂所述FET器件的所述源极区和漏极区的步骤包括如下步骤：掩蔽所述电容器器件的所述源极区和漏极区使得所述电容器器件的所述源极区和漏极区保持未掺杂。3.根据权利要求1所述的方法，其中在所述电容器器件的所述源极区和漏极区上形成所述第一硅化物的步骤包括如下步骤：在所述电容器器件的所述源极区和漏极区上沉积给定量的至少一种金属，使得一旦所述至少一种金属与所述电容器器件的所述源极区和漏极区中的硅反应，则形成的所述第一硅化物至少延伸到所述第一栅极叠层的边缘。4.根据权利要求3所述的方法，其中所述至少一种金属选自包括下述的组：镍、钴、铂以及包含前述金属中的至少一种的组合。5.根据权利要求3所述的方法，其中所述至少一种金属在多个沉积步骤中沉积在所述电容器器件的所述源极区和漏极区上，直到实现所述电容器器件的所述源极区和漏极区上的所述给定量的所述至少一种金属。6.根据权利要求5所述的方法，其中在所述多个沉积步骤中的至少一个期间，使用屏蔽掩模屏蔽所述FET器件的所述源极区和漏极区。7.根据权利要求1所述的方法，其中在所述FET器件的所述源极区和漏极区上形成所述第二硅化物的步骤包括如下步骤：在所述FET器件的所述源极区和漏极区上沉积给定量的至少一种金属，使得一旦所述至少一种金属与所述FET器件的所述源极区和漏极区中的硅反应，则形成的所述第二硅化物保留在掺杂的所述FET器件的所述源极区和漏极区内。8.根据权利要求3所述的方法，进一步包括如下步骤：在所述第一栅极叠层的相对侧上形成间隔物。9.根据权利要求8所述的方法，进一步包括如下步骤：将所述间隔物配置成具有这样的宽度，该宽度允许在所述电容器器件的源极区和漏极区上沉积所述给定量的所述至少一种金属，使得一旦所述至少一种金属与所述电容器器件的所述源极区和漏极区中的硅反应，则形成的所述第一硅化物至少延伸到所述第一栅极叠层的边缘。10.根据权利要求7所述的方法，进一步包括如下步骤：在所述第二栅极叠层的相对侧上形成间隔物。11.根据权利要求10所述的方法，进一步包括如下步骤：将所述间隔物配置成具有这样的宽度，该宽度允许在所述FET器件的所述源极区和漏极区上沉积所述给定量的所述至少一种金属，使得一旦所述至少一种金属与所述FET器件的所述源极区和漏极区中的硅反应，则形成的所述第二硅化物保留在掺杂的所述FET器件的所述源极区和漏极区内。12.根据权利要求7所述的方法，进一步包括如下步骤：在所述FET器件的所述源极区和漏极区上形成外延硅。13.根据权利要求12所述的方法，进一步包括如下步骤：配置形成在所述FET器件的所述源极区和漏极区上的外延硅的量，使得一旦所述至少一种金属与所述FET器件的所述源极区和漏极区中的硅反应，则形成的所述第二硅化物保留在掺杂的所述FET器件的所述源极区和漏极区内。14.一种制造电子器件的方法，包括如下步骤：提供SOI晶片，所述SOI晶片具有在BOX上的SOI层；在所述SOI层中蚀刻至少一个第一组纳米线和第一组衬垫并且在所述SOI层中蚀刻至少一个第二组纳米线和第二组衬垫，其中所述第一组衬垫附着在梯子状配置的所述第一组纳米线的相对端，并且其中所述第二组衬垫附着在梯子状配置的所述第二组纳米线的相对端；形成第一栅极叠层，所述第一栅极叠层包围用作电容器器件的沟道区的所述第一组纳米线中每一条纳米线的至少一部分，其中所述第一组纳米线的从所述栅极叠层延伸出来的部分以及所述第一组衬垫用作所述电容器器件的源极区和漏极区；形成第二栅极叠层，所述第二栅极叠层包围用作场效应晶体管（FET）器件的沟道区的所述第二组纳米线中每一条纳米线的至少一部分，其中所述第二组纳米线的从所述栅极叠层延伸出来的部分以及所述第二组衬垫用作所述FET器件的源极区和漏极区；对所述FET器件的所述源极区和漏极区以及所述电容器器件的所述源极区和漏极区进行掺杂；在所述电容器器件的所述源极区和漏极区上形成延伸到未掺杂的所述电容器器件的沟道区中的第一硅化物；以及在所述FET器件的所述源极区和漏极区上形成第二硅化物。15.根据权利要求14所述的方法，其中...

【专利技术属性】
技术研发人员：S·邦萨伦提普，A·马宗达，J·W·斯雷特，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国,US