SRAM存储器及其形成方法技术

一种SRAM存储器及其形成方法，SRAM存储器包括：基底，位于基底上包括多个存储单元的器件层，每个存储单元中包括多个晶体管；位于器件层上具有多个接触插栓的第一介质层；位于第一介质层上的第一互连层；位于第一互连层上具有多个插栓的第二介质层；位于第二介质层上的第二互连层，第二互连层包括多列位线、多列电源线，分别通过第二介质层中、第一介质层中对应的插栓以及互连线与对应的晶体管电连接；位于第二互连层上具有多个插栓的第三介质层；位于第三介质层上的第三互连层，第三互连层包括多行字线、多行地线，分别通过第三介质层中对应的插栓、第二介质层中对应的插栓与相应的晶体管电连接。本技术方案可以减少寄生电容、寄生电阻。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及SRAM存储器及其形成方法。
技术介绍
静态随机存储器(SRAM)作为挥发性存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。SRAM的核心是存储单元，SRAM存储单元具有多种结构，如4T (每个存储单元中包含4个晶体管)、6T(每个存储单元中包含6个晶体管)、8Τ(每个存储单元中包含8 个晶体管)结构的存储单元。图1为6Τ结构的SRAM存储器的存储单元的结构布局示意图，参考图1，6Τ结构的 SRAM存储器，位于基底10上的每个存储单元包括6个晶体管，分别为第一晶体管11、第二晶体管12、第三晶体管13、第四晶体管14、第五晶体管15和第六晶体管16。图2为现有技术的位于存储单元上层的第一互连线、插栓与存储单元的结构布局示意图，参考图2，在存储单元上层为介质层，在介质层中具有多个插栓21，在介质层上为第一互连线22，对应的插栓21与对应的第一互连线22将各个晶体管电连接，并且将上层的字线、位线以及电源线、地线的与存储单元中对应的晶体管电连接。图3为现有技术的字线与存储单元的结构布局示意图，结合参考图2和图3，在第一互连线上层为介质层，在介质层中形成有多个插栓31，在介质层上形成字线WL，字线WL 通过对应的插栓31、对应的插栓21以及第一互连线22与存储单元中对应的晶体管(具体为与第五晶体管15的栅极和第六晶体管16的栅极)电连接。图4为现有技术的位于字线上层的位线、电源线以及地线与字线、存储单元的结构布局示意图，结合参考图2、图3以及图4，在字线上层为介质层，在该介质层中具有多个插栓41，在该介质层上层为位线BL、 BLb,电源线VDD以及地线VSS，位线BL、BLb、电源线VDD以及地线VSS通过对应的插栓41、 对应的插栓31以及第一互连线22与存储单元中对应的晶体管电连接。以上所述的现有技术的SRAM存储器，字线位于存储单元上层，位线、电源线以及地线位于字线上层，现有技术的SRAM存储器的布局方式位线上的寄生电容、寄生电阻较大，影响SRAM存储器的性能。现有技术中有许多关于SRAM存储器的专利以及专利申请，例如2005年12月2日申请的申请号为200580052431. 1的中国专利申请公开的SRAM电路及使用SRAM电路的缓冲电路，然而均没有解决以上所述的技术问题。
技术实现思路
本专利技术解决的问题是现有技术的SRAM存储器的布局方式位线上的寄生电容、寄生电阻较大，影响SRAM存储器的性能。为解决上述问题，本专利技术具体实施例提供一种SRAM存储器，包括基底，位于所述基底上的器件层，所述器件层包括呈行列排布的多个存储单元，每个存储单元中包括多个晶体管；位于所述器件层上的第一介质层，所述第一介质层中具有多个接触插栓，分别与对应的晶体管电连接；位于所述第一介质层上的第一互连层，所述第一互连层包括多个互连线，分别与第一介质层中对应的接触插栓电连接；位于所述第一互连层上的第二介质层，所述第二介质层中具有多个插栓，分别与对应的互连线电连接；位于所述第二介质层上的第二互连层，所述第二互连层包括多列位线、多列电源线，所述多列位线、多列电源线通过第二介质层中对应的插栓与对应的晶体管电连接；位于所述第二互连层上的第三介质层，所述第三介质层中具有多个插栓，与第二介质层中对应的插栓电连接；位于所述第三介质层上的第三互连层，所述第三互连层包括多行字线、多行地线， 所述多行字线、多行地线分别通过第三介质层中对应的插栓、第二介质层中对应的插栓与相应的晶体管电连接。可选地，所述第二互连层还包括字线互连线；所述多行字线依次通过第三介质层中对应的插栓、第二互连层中的字线互连线、 第二介质层中对应的插栓与相应的晶体管电连接。可选地，所述第二互连层还包括地线互连线；所述多行地线依次通过第三介质层中对应的插栓、第二互连层中的地线互连线、 第二介质层中对应的插栓与对应的晶体管电连接。可选地，每个存储单元包括4个晶体管或者6个晶体管或者8个晶体管。可选地，每个存储单元包括6个晶体管，分别为第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管；第一晶体管、第二晶体管、第三晶体管、第四晶体管形成双稳态电路，第五晶体管和第六晶体管为传递晶体管；所述字线与第五晶体管的栅极、第六晶体管的栅极电连接；所述位线包括第一位线和第二位线，分别与第五晶体管的漏极、第六晶体管的漏极电连接；所述电源线与第二晶体管的源极、第四晶体管的源极电连接；所述地线与第一晶体管的源极、第三晶体管的源极电连接；所述第一晶体管的栅极、第二晶体管的栅极与第六晶体管的源极、第三晶体管的漏极、第四晶体管的漏极电连接；所述第三晶体管的栅极、第四晶体管的栅极与第五晶体管的源极、第一晶体管的漏极、第二晶体管的漏极电连接。本专利技术具体实施例还提供一种SRAM存储器的形成方法，包括提供基底，所述基底上具有器件层，所述器件层包括呈行列排布的多个存储单元， 每个存储单元中包括多个晶体管；所述器件层上具有第一介质层，所述第一介质层中具有多个接触插栓，分别与对应的晶体管电连接所述第一介质层上具有第一互连层，所述第一互连层包括多个互连线，分别与第一介质层中对应的接触插栓电连接；在所述第一互连层上形成第二介质层，在所述第二介质层中形成多个插栓，分别与对应的晶体管电连接；在所述第二介质层上形成第二互连层，所述第二互连层包括多列位线、多列电源线，所述多列位线、多列电源线分别通过第二介质层中对应的插栓与对应的晶体管电连接；在所述第二互连层上形成第三介质层，在所述第三介质层中形成多个插栓，与第二介质层中对应的插栓电连接；在所述第三介质层上形成第三互连层，所述第三互连层包括多行字线、多行地线， 所述多行字线、多行地线分别通过第三介质层中对应的插栓、第二介质层中对应的插栓与相应的晶体管电连接。可选地，所述第二互连层还包括字线互连线；所述多行字线依次通过第三介质层中对应的插栓、第二互连层中的字线互连线、 第二介质层中对应的插栓与相应的晶体管电连接。可选地，所述第二互连层还包括地线互连线；所述多行地线通过第三介质层中对应的插栓、第二互连层中的地线互连线、第二介质层中对应的插栓与对应的晶体管电连接。可选地，每个存储单元包括4个晶体管或者6个晶体管或者8个晶体管。可选地，每个存储单元包括6个晶体管，分别为第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管；第一晶体管、第二晶体管、第三晶体管、第四晶体管形成双稳态电路，第五晶体管和第六晶体管为传递晶体管；所述字线与第五晶体管的栅极、第六晶体管的栅极电连接；所述位线包括第一位线和第二位线，分别与第五晶体管的漏极、第六晶体管的漏极电连接；所述电源线与第二晶体管的源极、第四晶体管的源极电连接；所述地线与第一晶体管的源极、第三晶体管的源极电连接；所述第一晶体管的栅极、第二晶体管的栅极与第六晶体管的源极、第三晶体管的漏极、第四晶体管的漏极电连接；所述第三晶体管的栅极、第四晶体管的栅极与第五晶体管的源极、第一晶体管的漏极、第二晶体管的漏极电连接。与现有技术相比，本技术方案具有以下优点本专利技术实施例的SRAM存储器，位线沿列方向本文档来自技高网...

【技术保护点】
多行字线、多行地线，所述多行字线、多行地线分别通过第三介质层中对应的插栓、第二介质层中对应的插栓与相应的晶体管电连接。列位线、多列电源线，所述多列位线、多列电源线通过第二介质层中对应的插栓与对应的晶体管电连接；位于所述第二互连层上的第三介质层，所述第三介质层中具有多个插栓，与第二介质层中对应的插栓电连接；位于所述第三介质层上的第三互连层，所述第三互连层包括第一介质层上的第一互连层，所述第一互连层包括多个互连线，分别与第一介质层中对应的接触插栓电连接；位于所述第一互连层上的第二介质层，所述第二介质层中具有多个插栓，分别与对应的互连线电连接；位于所述第二介质层上的第二互连层，所述第二互连层包括多１．一种ＳＲＡＭ存储器，其特征在于，包括：基底，位于所述基底上的器件层，所述器件层包括呈行列排布的多个存储单元，每个存储单元中包括多个晶体管；位于所述器件层上的第一介质层，所述第一介质层中具有多个接触插栓，分别与对应的晶体管电连接；位于所述

【技术特征摘要】

【专利技术属性】
技术研发人员：胡剑，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31