本发明专利技术公开了一种半导体器件。提供一种可以提高具有SRAM的半导体器件的可靠性的技术。本发明专利技术的半导体器件具有存储单元MC1，所述存储单元MC1包括形成在硅衬底1上的六个n沟道型晶体管(QNA1)、(QNA2)、(QNA3)、(QNA4)、(QND1)、(QND2)和两个p沟道型晶体管(QPL1)、(QPL2)。在硅衬底1上，沿着行方向观察，依次配置有第一p阱(PW1)、第一n阱(NW1)、第二p阱(PW2)、第二n阱(NW2)及第三p阱(PW3)。第一及第二正相存取晶体管(QNA1)、(QNA2)配置在第一p阱(PW1)内，第一及第二激励晶体管(QND1)、(QND2)配置在第二p阱(PW2)内，第一及第二反相存取晶体管(QNA3)、(QNA4)配置在第三p阱(PW3)内。
【技术实现步骤摘要】
本专利技术涉及一种半导体器件技术，尤其是涉及一种适用于具有静态随机存取存储 器(SRAM =Static Random Access Memory)的半导体器件的有效技术。
技术介绍
在期待高性能化、高速化的电子设备中，搭载微电脑是不可或缺的，在此微电脑的 结构中，期望安装大容量且高速的存储器。尤其为了实现更高速的处理，要求高速缓冲存储 器趋向大容量化。即对于电脑的中央处理器(Central Processing Unit :CPU)在执行控制 程序等时所用的RAM，要求高速化和大容量化。如上所述的RAM，一般使用动态随机存取存储器(DRAM =Dynamic RAM)和SRAM，而 对于需要高速处理的部分如上述的高速缓冲存储器，通常使用SRAM。SRAM作为存储单元的 结构，公知的有由四个晶体管和两个高电阻元件构成的高电阻负载型和由六个晶体管构成 的CMOS型。尤其是CMOS型的SRAM，由于在保持数据时的漏电流非常小，所以可靠性高，因 而成为当前的主流。一般来讲，在存储单元中，缩小元件面不仅能实现存储单元阵列的小型化，还意味 着也能实现高速化。对此，为了实现SRAM更高速的动作，对于存储单元结构提出了各种布 局方案。尤其是近年来，引入了多处理器技术作为实现电脑高速化的一种手段，要求多个 CPU共享一个存储区域。即，对于能够从两个端口对一个存储单元进行存取的二端口(也称 作双端口)SRAM提出了各种布局方案。例如，在日本特开2002-43441号公报(专利文献1)及日本特开2002-237539号 公报(专利文献2)中公开了如下的结构，即将配置构成多端口 SRAM的各MOS晶体管的P 阱区域和N阱区域中的P阱区域分成两部分，并配置在N阱区域的两侧。另外，在日本特开2004-47529号公报(专利文献3)中公开了如下的结构，即在多 端口 SRAM中，按照P/N/P/N/P的顺序配置阱区域，在两端的P阱中配置激励晶体管，在两个 N阱中分别配置负载晶体管，在中间的P阱中配置两个存取晶体管。在日本特开2006-339480号公报(专利文献4)中，公开了一种在SRAM单元内，利 用内部的金属布线将激励晶体管的源接点短路的结构。在日本特开2003-60089号公报(专利文献5)中，公开了 一种在SRAM中，使每个 单元的P阱独立，并使左右两个邻接单元之间的边界由N阱构成的布局结构。在日本特开2004-335535号公报(专利文献6)中，公开了一种在双端口 SRAM中 降低字线间的耦合噪声的方法。在非专利文献1中，公开了一种具有三处阱分离区域的SRAM结构。《专利文献》专利文献1 日本特开2002-43441号公报专利文献2 日本特开2002-237539号公报专利文献3 日本特开2004-47529号公报专利文献4 日本特开2006-339480号公报 专利文献5 日本特开2003-60089号公报专利文献6 日本特开2004-335535号公报《非专利文献》非专利文献1 :“ICICDT 年报(Proceedings of ICICDT) 2008 年，pp. 55-58
技术实现思路
作为具有SRAM的半导体器件，本案专利技术人在研究上述技术应用时，明确了存在如 下所述的技术问题。即，由于SRAM单元的微型化，容易引起邻接比特间的软错误(多比特 软错误，以下简称作多比特错误)。所谓软错误，是指如下的现象，即从封装释放出的α射 线或来自宇宙的中子射线与硅原子碰撞而产生大量的电子-空穴对，尤其在P阱内产生的 电子会被N型扩散层所收集，由此导致存储节点的电位发生逆转而引起误动作。此时，电子 会被同时收集到位于同一 P阱内的N型扩散层中，所以如果是在与邻接单元共用P阱的阵 列结构的情况下，2比特的单元的存储节点有可能会同时发生逆转。这就是多比特错误。例如，在上述专利文献1、2、4及非专利文献1中，均是在单元中央配置N阱，并在 其左右配置P阱。即，P阱与N阱的边界即阱分离区域在单元内有两处。而上述非专利文 献1中，由于在包括六个晶体管的存储单元中存在追加PM0S，因此，单元内具有三处阱分离 区域。而且，除了上述专利文献4以外，与存储单元内的一对存储节点相对应的N型扩散区 域形成在不同的P阱区域(左右配置的P阱区域)内。在这些存储单元中，沿行方向邻接 的存储单元中，至少在左或右中的一方是共用P阱，所以存在发生多比特错误的可能性。作为软错误的对策，有一种附加错误订正(Error Check andCorrect :ECC)电路的 方法。本案专利技术人事先也对利用所述ECC电路进行错误订正的方法进行了研究。通过附加 本案专利技术人事先研究的ECC电路，能够实现2比特的错误检测及1比特的错误订正。但是， 如果要进行2比特以上的错误订正，电路结构将复杂化，且电路规模会显著增大，因而并不 理想。即一旦同时发生2比特错误，通常的ECC电路将无法订正，所以邻接的单元可能会同 时发生多比特错误。图46所示的是呈阵列排列的存储单元的地址映射的说明图，图46(a)所示的是8 行4列的存储器阵列，图46(b)所示的是4行8列的存储器阵列。即，图46例示了 4比特 数据宽度、地址0 7号的两种存储器阵列。数字表示同时选择的地址号。例如，如果选择 的是3，则标注3的所有地址将被选择，除此以外，即便字线是被选择状态也不会被读出。例如，即使发生如主要部分POl或主要部分P03的同一位线上的三个单元连续引 起软错误，但由于读出的数据中4比特中只有1比特是错误的，所以能够利用ECC电路进行 订正。而且，例如，即使发生如主要部分P04的同一字线上的两个单元连续引起软错误，但 只要是4行8列的存储器阵列，就能够利用ECC电路进行订正。但是，例如，如主要部分P02 的8行4列的存储器阵列中同一字线上的两个单元或者如主要部分P05的4行8列的存储 器阵列中同一字线上的三个单元如果连续发生软错误，为了利用ECC电路进行订正，就需 要非常复杂的电路结构。如上所述，通过本案专利技术人的研究得知，沿行方向邻接的SRAM存储单元中同时发 生的多比特错误是造成具有SRAM的半导体器件的可靠性下降的原因之一。因此，本专利技术的目的在于提供一种提高具有SRAM的半导体器件的可靠性的技术。本专利技术的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说 明中写明。下面简要说明关于本专利申请书中所公开的多个专利技术中的一个实施方式的概要。一种半导体器件，具有沿半导体衬底的行方向及列方向配置的多个存储单元，其 中，在半导体衬底上，形成分别沿所述列方向延伸的η型导电型的第一η阱及第二 η阱、P型 导电型的第 一 P阱、第二 P阱及第三P阱，沿行方向观察按顺序并列配置有第一 P阱、第一 η阱、第二 ρ阱、第二 η阱及第三ρ阱。而且，存储单元具有由η沟道型第一激励晶体管及ρ 沟道型第一负载晶体管构成的第一反相器、由η沟道型第二激励晶体管及P沟道型第二负 载晶体管构成的第二反相器以及η沟道型正相存取晶体管、反相存取晶体管等。此时，多个 存储单元中沿行方向并列配置的单元通过沿行方向延伸的字线而连接，沿列方向并列配置 的单元通过沿列方向延伸的正相位线及反相位线而连接。而且，第一反相器的输出端子作 为第本文档来自技高网...
【技术保护点】
１．一种半导体器件，具有沿半导体衬底的行方向和列方向配置的多个存储单元，其特征在于，在所述半导体衬底上形成分别沿所述列方向延伸的、ｎ型导电型的第一ｎ阱和第二ｎ阱、以及ｐ型导电型的第一ｐ阱、第二ｐ阱和第三ｐ阱，沿所述行方向观察，按顺序并列配置有所述第一ｐ阱、所述第一ｎ阱、所述第二ｐ阱、所述第二ｎ阱以及所述第三ｐ阱，其中，所述存储单元具有：由ｎ沟道型第一激励晶体管和ｐ沟道型第一负载晶体管构成的第一反相器；由ｎ沟道型第二激励晶体管和ｐ沟道型第二负载晶体管构成的第二反相器；以及ｎ沟道型的正相存取晶体管和反相存取晶体管；所述多个存储单元中沿所述行方向并列配置的单元通过沿所述行方向延伸的字线而连接，所述多个存储单元中沿所述列方向并列配置的单元通过沿所述列方向延伸的正相位线和反相位线而连接，所述第一反相器的输出端子作为第一存储节点而与所述第二反相器的输入端子连接，所述第一反相器的输入端子作为第二存储节点而与所述第二反相器的输出端子连接，在所述正相存取晶体管中，栅极与所述字线、漏极与所述正相位线、源极与所述第一存储节点分别连接，在所述反相存取晶体管中，栅极与所述字线、漏极与所述反相位线、源极与所述第二存储节点分别连接，所述正相存取晶体管配置在所述第一ｐ阱内，所述第一负载晶体管配置在所述第一ｎ阱内，所述第一激励晶体管和所述第二激励晶体管配置在所述第二ｐ阱内，所述第二负载晶体管配置在所述第二ｎ阱内，所述反相存取晶体管配置在所述第三ｐ阱内，沿所述行方向观察，所述多个存储单元中相邻的单元分别共用所述第一ｐ阱和所述第三ｐ阱。...
【技术特征摘要】
...
【专利技术属性】
技术研发人员：新居浩二，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：JP
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