半导体器件制造技术

一种半导体器件，包括：公共延迟电路，响应于延迟控制码而延迟输入信号以输出第一延迟输入信号以及第二延迟输入信号；第一延迟电路，响应于该延迟控制码而延迟第一延迟输入信号并且输出第一输出信号；以及第二延迟电路，响应于该延迟控制码而延迟第二延迟输入信号并且输出第二输出信号。

【技术实现步骤摘要】
本申请要求2010年1月29日提交的韩国专利申请10-2010-0008721的优先权，其全部内容通过引用并入本文。
本专利技术的示例性实施例涉及半导体器件，更具体地说，涉及具有用于将输入信号延迟并输出的延迟线的半导体器件。
技术介绍
诸如双数据速率同步动态随机存取存储器的同步半导体存储器件使用与从外部设备输入的外部时钟同步的内部时钟，将数据传送至诸如存储控制器CTRL的外部设备以及从诸如存储控制器CTRL的外部设备接收数据。为了在存储器件与存储控制器之间稳定地传送数据，重要的是使从存储器件输出的数据与从存储控制器传送至存储器件的外部时钟在时间上同步。与内部时钟同步地从存储器件输出数据。在最初的模块中，内部时钟与外部时钟同步地被传送到存储器件，但当内部时钟通过存储器件内的组成元件时，内部时钟被延迟(内部延迟时间)，因此，当内部时钟从存储器件输出时，内部时钟可能不再与外部时钟同步。因此，为了稳定地传送从存储器件输出的数据，在总线上加载数据时，应补偿内部时钟的内部延迟时间，使得内部时钟与从存储控制器传送的外部时钟同步，因而准确地定位于外部时钟的边缘或中心处。如上所述，在总线上加载数据时，应补偿内部时钟的内部延迟时间。这里，内部时钟是当从存储控制器传送的外部时钟通过基于传送数据的存储器件内的组成元件来模型化的延迟电路时获得的延迟时钟。由于基于传送数据的存储器件内的组成元件来模型化的延迟电路的延迟量不能更改，因此现有技术中使用进一步延迟内部时钟的相位直至内部时钟的相位与外部时钟的相位同步的方法。然而，难以预先计算内部时钟与外部时钟之间的相位差。而且，根据存储器件的驱动环境，内部时钟与外部时钟的间的相位差可在任何时候改变。因此，在根据控制信号而自由地改变延迟量的延迟电路中延迟内部时钟，以使内部时钟的相位与外部时钟的相位准确地同步。此外，当存储器件的驱动环境最差时，内部时钟与外部时钟之间的相位差可达到几乎一个时钟周期(即，1 tck)。为了在满足最差驱动环境条件的同时使内部时钟的相位与外部时钟的相位准确地同步，通常利用具有大范围变化的延迟量的延迟电路来延迟内部时钟，该延迟量根据控制信号而改变。因此，使用满足上述延迟电路的上述条件的下述延迟线来使内部时钟的相位与外部时钟的相位同步。图1为说明具有延迟线的现有技术的半导体器件的方框图。-->参见图1，具有延迟线的现有技术的半导体器件包括用于将输入信号IN_SIG延迟的上部延迟线10、用于将输入信号IN_SIG延迟的下部延迟线12以及用于控制上部延迟线10和下部延迟线12的延迟量的延迟控制器14。具有延迟线的现有技术的半导体器件进一步包括相位混合器16，用于将从上部延迟线10输出的第一输出信号OUT_SIG1的相位与从下部延迟线12输出的第二输出信号OUT_SIG2的相位进行混合，从而产生最终输出信号OUT_SIG_F。考察上部延迟线10和下部延迟线12的结构，多个NAND门串联耦合，并且在该多个串联耦合的NAND门中，设计了具有预定间隔的NAND门来接收输入信号IN_SIG。然而，输入信号IN_SIG将被传送到哪一个NAND门是根据从延迟控制器14输出的延迟控制码CON_1<1>、CON_1<2>、...、CON_1<N>、CON_2<1>、CON_2<2>、...、CON_2<N>来确定的。下文将描述具有以上结构的现有技术的半导体器件的操作。首先，参见图1，上部延迟线10和下部延迟线12被设计为在延迟线内的四个位置中的一个位置处具有NAND门作为该多个串联耦合的NAND门中能够接收施加的输入信号IN_SIG的NAND门。这是因为假设在图1中对应于两个NAND门的延迟量为单位延迟量。换言之，通过将输入信号IN_SIG延迟来产生最终输出信号OUT_SIG_F的过程包括在相位混合器16中将从上部延迟线10输出的第一输出信号OUT_SIG1的相位与从下部延迟线12输出的第二输出信号OUT_SIG2的相位进行混合从而产生并且输出最终输出信号OUT_SIG_F的过程。因此，可以理解，从上部延迟线10输出的第一输出信号OUT_SIG1与从下部延迟线12输出的第二输出信号OUT_SIG2可相差两个单位延迟量(2×单位延迟量)，该两个单位延迟量对应于通过四个NAND门的延迟，在此情况下，最终输出信号OUT_SIG_F的延迟量发生对应于两个NAND门的单位延迟量的改变。这是基于如下假设：相位混合器16使用相同权重来混合从上部延迟线10输出的第一输出信号OUT_SIG1和从下部延迟线12输出的第二输出信号OUT_SIG2。虽然在可以执行对上部延迟线10和下部延迟线12的操作之后，执行通过改变相位混合器16的权重来使最终输出信号OUT_SIG_F的延迟量发生小于单位延迟的改变延迟量的操作，但在正常情况下，在从上部延迟线10输出的第一输出信号OUT_SIG1以及从下部延迟线12输出的第二输出信号OUT_SIG2的延迟量发生改变的过程期间，相位混合器16使用相同权重来混合从上部延迟线10输出的第一输出信号OUT_SIG1与从下部延迟线12输出的第二输出信号OUT_SIG2。在具有上述延迟线的现有技术的半导体器件中，输入信号IN_SIG被传送到上部延迟线10和下部延迟线12，并且将分别从上部延迟线10和下部延迟线12输出的两个输出信号OUT_SIG1以及OUT_SIG2的相位进行混合，从而产生最终输出信号OUT_SIG_F。这样，可以不仅基于单位延迟而且还基于小于单位延迟量的延迟量来改变最终输出信号OUT_SIG_F的延迟量。为了执行此操作，现有技术的半导体器件需要两条延迟线，这两条延迟线是上部延迟线10和下部延迟线12，并且应将输入信号IN_SIG提供给上部延迟线10和下部延迟线12。简言之，对于一个输入信号IN_SIG，应同时驱动两条延迟线10和12。因此，引起了对用于针对一个输入信号IN_SIG驱动两条延迟线10和12的输入驱动器18的尺寸太大-->的担忧。此外，考察图1中所示的两条延迟线10和12的结构，两条延迟线10和12按照多输入单输出(MISO)方法进行操作。具体而言，两条延迟线10和12具有这样的结构：其中，对应于两个单位延迟量(2×单位延迟量)的多个NAND门选择性地接收输入信号IN_SIG，并且所接收的输入信号IN_SIG经由位于两个单位延迟结构的起始处的NAND门输出。因此，随着两条延迟线10和12的变长，输入驱动器18的尺寸增加，以将输入信号IN_SIG稳定地传送到对应于两个单位延迟量(2×单位延迟量)的多个NAND门。输入驱动器18的尺寸的增加引起了担忧。这里，由于输入驱动器18是在两条延迟线10和12执行用于延迟输入信号IN_SIG的操作时始终接通的电路，因此输入驱动器18越大，电流消耗越高。此外，两条延迟线10和12的长度的增加意味着输入信号IN_SIG所经过的线路的长度变长。这意味着施加到输入信号IN_SIG的负载增加，此也引起了担忧。而且，两条延迟线10和12所经过的线路具有这样的形式：并联耦合到对应于两个单位延迟量(2×单位延迟量)的多个NAND门。因此，导致对多个NAND门本文档来自技高网...

【技术保护点】
１．一种半导体器件，包括：公共延迟电路，被配置为响应于延迟控制码将输入信号延迟以输出第一延迟输入信号和第二延迟输入信号；第一延迟电路，被配置为响应于所述延迟控制码将所述第一延迟输入信号延迟并输出第一输出信号；以及第二延迟电路，被配置为响应于所述延迟控制码将所述第二延迟输入信号延迟并输出第二输出信号。

【技术特征摘要】
KR 2010-1-29 10-2010-00087211.一种半导体器件，包括：公共延迟电路，被配置为响应于延迟控制码将输入信号延迟以输出第一延迟输入信号和第二延迟输入信号；第一延迟电路，被配置为响应于所述延迟控制码将所述第一延迟输入信号延迟并输出第一输出信号；以及第二延迟电路，被配置为响应于所述延迟控制码将所述第二延迟输入信号延迟并输出第二输出信号。2.如权利要求1所述的半导体器件，还包括：相位混合器，被配置为将所述第一输出信号的相位与所述第二输出信号的相位进行混合。3.如权利要求1所述的半导体器件，其中，所述延迟控制码包括：公共延迟控制码，用于控制所述公共延迟电路的操作；第一延迟控制码，用于控制所述第一延迟电路的操作；以及第二延迟控制码，用于控制所述第二延迟电路的操作。4.如权利要求3所述的半导体器件，其中，所述公共延迟控制码的值等于所述第一延迟控制码的值和所述第二延迟控制码的值，或者所述公共延迟控制码的值等于所述第一延迟控制码的值并且比所述第二延迟控制码的值大。5.如权利要求3所述的半导体器件，其中，当所述公共延迟控制码具有初始值时，所述公共延迟电路将所述输入信号无延迟地输出，而当所述公共延迟控制码具有用于以多个延迟单位进行延迟的非初始值时，所述公共延迟电路将所述输入信号延迟。6.如权利要求5所述的半导体器件，其中，当所述第一延迟控制码具有初始值时，所述第一延迟电路使所述输入信号延迟一个延迟单位，而当所述第一延迟控制码具有非初始值时，所述第一延迟电路使从所述公共延迟电路传送的所述输入信号延迟多个延迟单位。7.如权利要求6所述的半导体器件，其中，当所述第二延迟控制码具有初始值时，所述第二延迟电路使所述输入信号延迟两个延迟单位，而当所述第二延迟控制码具有非初始值时，所述第二延迟电路使从所述公共延迟电路传送的所述输入信号延迟多个延迟单位。8.一种半导体器件，包括：输入延迟电路，被配置为通过公共延迟路径将输入信号延迟来产生第一延迟信号，并通过附加延迟路径将所述第一延迟信号延迟来产生第二延迟信号，所述公共延迟路径的长度是响应于延迟控制码而确定的，所述附加延迟路径的长度是响应于所述延迟控制码而确定的；第一输出延迟电路，被配置为通过第一延迟路径将第一延迟信号延迟并将延迟的第一延迟信号输出，所述第一延迟路径的长度是响应于所述延迟控制码而确定的；以及第二输出延迟电路，被配置为通过第二延迟路径将第一延迟信号或第二延迟信号延迟并且将延迟的第一延迟信号或延迟的第二延迟信号输出，所述第二延迟路径的长度是响应于所述该延迟控制码而确定的。9.如权利要求8所述的半导体器件，还包括：相位混合器，被配置为将从所述第一输出延迟电路输出的输出信号的相位与从所述第二延迟电路输出的输出信号的相位进行混合。10.如权利要求8所述的半导体器件，其中，所述延迟控制码包括：输入延迟控制码，用于控制所述输入延迟电路的操作；第一延迟控制码，用于控制所述第一输出延迟电路的操作；以及第二延迟控制码，用于控制所述第二输出延迟电路的操作。11.如权利要求10所述的半导体器件，其中，所述输入延迟控制码的值等于所述第一延迟控制码的值而比所述第二延迟控制码的值大一个单位，或者所述输入延迟控制码的值比所述第一延迟控制码的值和所述第二延迟控制码的值大一个单位。12.如权利要求11所述的半导体器件，其中，当所述输入延迟控制码具有初始值时，所述公共延迟路径具有设定成“0”的长度，而所述公共延迟路径具有随着所述输入延迟控制码的值递增一个单位而增加一个延迟单位的长度。13.如权利要求12所述的半导体器件，其中，当所述输入延迟控制码的值等于所述第一延迟控制码的值而比所述第二延迟控制码的值大一个单位时，所述附加延迟路径具有设定成“0”的长度，而当所述输入延迟控制码的值比所述第一延迟控制码的值和所述第二延迟控制码的值大一个单位时，所述附加延迟路径的长度被设定成对应于一个延迟单位的长度。14.如权利要求13所述的半导体器件，其中，当所述第一延迟控制码具有初始值时，所述第一延迟路径的长度被设定成对应于一个延迟单位的长度，并且所述第一延迟路径的长度随着所述第一延迟控制码的值递增一个单位而增加一个延迟单位。15.如权利要求14所述的半导体器件，其中，当所述第二延迟控制码具有初始值时，所述第二延迟路径的长度被设定成对应于一个延迟单位的长度，并且所述第二延迟路径的长度随着所述第二延迟控制码的值递增一个单位而增加一个延迟单位。16.一种具有由多个串联耦合的单位延迟块形成的延迟线的半导体器件，其中，所述单位延迟块的每一个包括：公共延迟电路，被配置为响应于延迟控制码...

【专利技术属性】
技术研发人员：金镛焄，李铉雨，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]