一种产生DRAM内部写时钟的电路制造技术

本发明专利技术提供一种产生DRAM内部写时钟的电路，包括时钟信号线CLK、延时锁相电路DLL、读写控制器、离线驱动调整器OCD和锁存器DQ?Latch；所述时钟信号线CLK、延时锁相电路DLL、离线驱动调整器OCD和锁存器DQLatch依次电性连接，所述读写控制器连接延时锁相电路DLL和离线驱动调整器OCD。本发明专利技术利用已有的时序校正电路产生与外部时钟完全一致的内部时钟作为内存写指令的参考信号；进而缩减输入端口数量，同时简化系统写操作的时序要求；能够缩减2-4个信号通路，对外部系统仅仅需要提供与系统时钟对应的数据就能满足内存的写时序要求。

A circuit that generates an internal write clock for the DRAM

The invention provides a circuit for generating DRAM internal write clock, including the clock signal line CLK, delay locked circuit DLL, read and write controller, off-line drive regulator OCD and latch DQ? Latch; the clock signal line CLK, delay locked circuit DLL, off-line driving regulator OCD and latch DQLatch in sequence. The electrical connection, the read-write controller is connected with the delay phase locked circuit DLL and offline drive regulator OCD. The invention uses the timing correction circuit generates exactly the same with the external clock internal clock as the reference signal of memory write instruction; thus reducing the number of input ports, timing and simplify the system write operation requirements can be reduced; 2-4 signaling pathway, and provide corresponding system clock data can meet the timing requirements only need to write the memory of external system.

【技术实现步骤摘要】

本专利技术涉及动态随机存取存储器(Dynamic Random AccessMemory，DRAM)技术领 域，特别涉及一种产生DRAM内部写时钟的电路。
技术介绍
在高速DRAM中，数据通路上的速率是外部总线时钟频率的2倍，为了方便数据捕 捉，往往会提供一组额外的数据时钟，在进行写操作的时候，需要保证该数据时钟与数据信 号具有完全固定的建立保持时间。请参阅图1所示，为正常写操作的时序图，定义了写数据与其时钟的建立保持时 间tDS、tDH，同时也定义了写时钟与外部时钟的时序关系tDQSS。随着内存操作中越来越宽的数据位数，系统需要越来越宽的数据通路，越来越复 杂的操作指令。对于频道的缩减，和指令的简化成为提高系统工作效率的有效方式。
技术实现思路
本专利技术的目的是提供一种产生DRAM内部写时钟的电路，其能够通过内部产生写 时钟信号来缩减输入端口数量，同时简化系统写操作的时序要求。为了实现上述目的，本专利技术采用如下技术方案一种产生DRAM内部写时钟的电路，包括时钟信号线CLK、延时锁相电路DLL、读写 控制器、离线驱动调整器OOT和锁存器DQLatch ；所述时钟信号线CLK、延时锁本文档来自技高网...

【技术保护点】
一种产生ＤＲＡＭ内部写时钟的电路，其特征在于：包括时钟信号线（ＣＬＫ）、延时锁相电路（ＤＬＬ）、读写控制器、离线驱动调整器（ＯＣＤ）和锁存器（ＤＱ　Ｌａｔｃｈ）；所述时钟信号线（ＣＬＫ）、延时锁相电路（ＤＬＬ）、离线驱动调整器（ＯＣＤ）和锁存器（ＤＱ　Ｌａｔｃｈ）依次电性连接，所述读写控制器连接延时锁相电路（ＤＬＬ）和离线驱动调整器（ＯＣＤ）。

【技术特征摘要】

【专利技术属性】
技术研发人员：王嵩，
申请(专利权)人：西安华芯半导体有限公司，
类型：发明
国别省市：87