半导体结构制造技术

本发明专利技术是有关于一种半导体结构，其包括：一半导体基材；一第一高电压掺杂井区，位于该半导体基材上，具有一第一电性；一第二高电压掺杂井区，位于该半导体基材上，具有与该第一电性相反的一第二电性，并横向地邻接该第一高电压掺杂井区；一栅介电层，从该第一高电压掺杂井区上方延伸至该第二高电压掺杂井区上方；一栅极，位于该栅介电层上方；一漏极区，位于该第二高电压掺杂井区之中；一源极区，位于该栅介电层的一侧，与该漏极区反向相对；及一深掺杂ｐ型井区，位于该第二高电压掺杂井区下方，具有该第一电性，其中该深掺杂ｐ型井区实质上并未直接地形成在该漏极区的正下方。本发明专利技术可降低源极－漏极之间的开启状态电阻值，增进开启状态的驱动电流。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件其制造方法，特别是涉及一种关于高电压 金属-氧化物半导体元件。
技术介绍
高电压金属-氧化物半导体元件目前正广泛地使用于许多电子设备之 中。例如，广泛地使用于输出/输入电路、中央处理器的电源供应器、电源管理系统以及交流/直流转换元件(AC/DC Converters)之中。目前存在地高电压金属-氧化物半导体元件种类相当多。其中对称的高 电压金属-氧化物半导体元件具有一个对称的源极与漏极(及汲极，以下均 称为漏极)结构。可以同时在源极与漏极上施加高电压。而至于不对称的高 电压金属-氧化物半导体元件，则只具有一个不对称的源极与漏极结构，例 如只有源极与漏极其中的一者，能承受较高的电压。请参照图1所示，图1是绘示一种传统的高电压n型金属-氧化物半导 体元件2的结构剖面图。其中高电压n型金属-氧化物半导体元件2包括基 材7、埋藏层9、栅极(即栅极，以下均称为栅极)氧化硅10、位于栅极氧化 硅10上的栅极12、位于高电压n型井(High-Voltage n-Well, HVNW)区3 之中的漏极(接触)区4以及位于高电压p型井(Hi gh-Vo 11 age p_We 11 ， HVPW) 区5之中的源极(接触)区6。浅沟隔离区8则将漏极区4和栅极12分隔 开，因此可以施加一个较高的漏极到栅极的电压。n型掺杂井区形成在深p 型掺杂井区l(图未示)之中。然而，这种高电压n型金属-氧化物半导体元件2有一些缺点。请参照 图2所示，图2是绘示图1的高电压n型金属-氧化物半导体元件2在不同 栅极电压Vg下的电流/电压曲线。其中，X轴代表施加于漏极区4的电压 Vd;而Y轴代表驱动电流Id。值得注意的是，当以较高的漏极电流进行操 作时，例如当漏;〖及电压Vd实质大于或等于50v，而一册;f及电压Vg实质大于或 等于5v时，驱动电流Id并未因为漏极电压Vd的增加而饱和，不过电流/电 压曲线出现了额外的波峰(如虚线圏所标示)。这表示有输出电阻(Output Resistance)的问题产生，进而使元件的可靠度降低。加上集成电路模拟模 式SPICE models并无法模拟出该一元件行为(Device Behavior)由此可见，上述现有的半导体元件在结构与使用上，显然仍存在有不 便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完 成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业者急 欲解决的问题。因此如何能创设一种新型的半导体结构，实属当前重要研发 课题之一，亦成为当前业界极需改进的目标。有鉴于上述现有的半导体元件存在的缺陷，本专利技术人基于从事此类产 品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加 以研究创新，以期创设一种新型的半导体结构，能够改进一般现有的半导 体元件，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品 及改进后，终于创设出确具实用价值的本专利技术。
技术实现思路
本专利技术的主要目的在于，克服现有的半导体元件存在的缺陷，而提供 一种新型的半导体结构，可藉由此种新型的半导体结构来降低源极-漏极之间的开启状态电阻^直(On-State Resistance),增进开启状态的驱动电流的 效能，进而解决半导体元件在较高的漏极电流进行操作时，产生输出电阻 (Output Resistance)的的技术问题增加半导体元件的可靠度，非常适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据 本专利技术提出的一种半导体结构，其包括 一半导体基材； 一第一高电压掺 杂井区，位于该半导体基材上，且具有一第一电性； 一第二高电压掺杂井 区，位于该半导体基材上，且具有与该第一电性相反的一第二电性，并横 向地邻接该第一高电压掺杂井区； 一栅介电层，从该第一高电压掺杂井区 上方延伸至该第二高电压掺杂井区上方； 一栅极，位于该栅介电层上方；一 漏极区，位于该第二高电压掺杂井区之中； 一源极区，位于该栅介电层的 一侧，且与该漏极区反向相对；以及一深掺杂p型井区，位于该第二高电 压掺杂井区下方，且具有该第一电性，其中该深掺杂p型井区实质上并未 直接地形成在该漏极区的正下方。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。 前述的半导体结构，其中所述的第一电性是一 p型电性，且该第二电 性是一n型电性。前述的半导体结构，其中所述的深掺杂p型井区与形成于该第一高电 压掺杂井区和该第二高电压掺杂井区之间的 一介面相互分离。前述的半导体结构，其更包括一埋藏层，具有该第二电性，其中该埋 藏层位于该半导体基材上方，且位于该第一高电压掺杂井区、该第二高电 压掺杂井区以及该深摻杂p型井区的下方。前述的半导体结构，其更包括一埋藏层，其中该深掺杂p型井区包括两个彼此分离的部分，借由该第二高电压掺杂井区的一部分来隔离，其中 该第二高电压掺杂井区直接位于该漏极区的正下方。前述的半导体结构，其更包括一第三高电压掺杂井区，具有该第二电性，位于该第一高电压掺杂井区的反面一侧，并与该第二高电压掺杂井区 反向相对，其中该第三高电压掺杂井区具有与该第一高电压掺杂井区相同的一厚度，且该源极区是位于该第三高电压井区之中；以及一附加的深掺 杂p型井区，具有该第一电性，位于该第三高电压掺杂井区下方，其中该 深掺杂p型井区以及该附加的深掺杂p型井区位于相同的高度，且具有相 同的厚度，其中该附加的深掺杂p型井区并未直接地形成于该源极区的正 下方。前述的半导体结构，其中所述的源极区形成于该第一高电压掺杂井区 之中。本专利技术的目的及解决其技术问题还采用以下技术方案来实现。依据本 专利技术提出的一种半导体结构，其包括 一半导体基材； 一高电压p型掺杂 井区，位于该半导体基材上； 一高电压n型^^杂井区，位于该半导体基材 上，其中该高电压p型掺杂井区和该高电压n型掺杂井区是横向地接触， 并且形成一介面； 一隔离区，由该高电压n型掺杂井区的上表面延伸进入 该高电压n型掺杂井区之中； 一栅介电层，由该高电压p型摻杂井区上方 延伸至该隔离区上方； 一栅极，位于该栅介电层上方； 一源极区，位于该 高电压p型掺杂井区之中； 一漏极区，位于该高电压n型掺杂井区之中，其 中该源极区和该漏极区皆重掺杂有n型掺质；以及一深掺杂p型井区，具 有;f皮此水平分隔的一第一部分和一第二部分，且该第一部分和该第二部分 皆位于该高电压n型掺杂井区下方。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。 前述的半导体结构，其中所述的深掺杂p型井区并未直接位于该漏极 区的正下方。前述的半导体结构，其中所述的深掺杂p型井区的该第一部分，至少 有 一部分直接位于该隔离区的正下方，且该第 一部分与该介面4皮此分离。前述的半导体结构，其中所述的第一部分是垂直地对准该介面。前述的半导体结构，其更包括一附加的高电压p型掺杂井区，邻接于 该高电压n型掺杂井区，位于该高电压n型掺杂井区的一侧，且与该高电 压p型掺杂井区反向相对，该深掺杂p型井区的该第二部分并水平地位于 该源极区与一附加介面之间，其中该附加介面是位于该高电压n型掺杂井 区与该高电压P型掺杂井区之间。前述的半导体结构，本文档来自技高网...

【技术保护点】
一种半导体结构，其特征在于其包括：　一半导体基材；　一第一高电压掺杂井区，位于该半导体基材上，且具有一第一电性；　一第二高电压掺杂井区，位于该半导体基材上，且具有与该第一电性相反的一第二电性，并横向地邻接该第一高电压掺杂井区；　一栅介电层，从该第一高电压掺杂井区上方延伸至该第二高电压掺杂井区上方；　一栅极，位于该栅介电层上方；　一漏极区，位于该第二高电压掺杂井区之中；　一源极区，位于该栅介电层的一侧，且与该漏极区反向相对；以及一深掺杂ｐ型井区，位于该第二高电压掺杂井区下方，且具有该第一电性，其中该深掺杂ｐ型井区实质上并未直接地形成在该漏极区的正下方。

【技术特征摘要】
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【专利技术属性】
技术研发人员：姚智文，蒋柏煜，蔡俊琳，黄宗义，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]