横向扩散金属氧化物半导体元件制造技术

提供一种横向扩散金属氧化物半导体元件，所述横向扩散金属氧化物半导体元件包括衬底、具有第一导电型的深阱、具有第二导电型的阱、具有第一导电型的源极区、具有第一导电型的漏极区、沟道区、具有第二导电型的多个掺杂层以及栅极。深阱与阱位于衬底中。源极区位于阱中。漏极区位于深阱中。沟道区位于源极区与漏极区之间的部分阱中。掺杂层位于沟道区与漏极区之间的深阱中，使形成多个耗尽区域，以提高深阱的耗尽程度，且邻近漏极区的深阱相较于深阱的其他部分具有较高的耗尽程度。栅极位于漏极区以及源极区之间的衬底上并且覆盖沟道区。

【技术实现步骤摘要】

本专利技术是有关于一种半导体元件，且特别是关于一种横向扩散金属氧化物半导体元件。
技术介绍
横向扩散金属氧化物半导体(lateral diffused metal oxide semiconductor; LDMOS)晶体管目前已广泛地应用在各种电源集成电路或智能型电源集成电路上。 一般 而言，LDMOS晶体管在使用上需具有高击穿电压(breakdownvoltage)与低的开启电阻 (on-state resistance ;Ron)，以提高元件的效能。为获得高击穿电压， 一种被称之为减少 表面电场(Reduced Surface Field ;RESURF)结构的LDMOS晶体管应运而生。 由于RESURF结构的横向扩散金属氧化物半导体晶体管在操作时可以使得源极区 与漏极区之间的深阱完全耗尽，使源极区与漏极区之间形成均匀的电场，元件的击穿电压 可因此而提升。然而，目前所发展的RESURF结构的U)M0S晶体管具有开启电阻无法进一步 下降的问题，而使U)M0S晶体管无法获得更佳的元件特性。故，此领域亟需一种具有高击穿 电压和/或低开启电阻的L匿0S晶体管，以提升L匿0S晶体管的元件特性。
技术实现思路
本专利技术实施例提供一种具有高击穿电压和/或低接通电阻的横向扩散金属氧化 物半导体元件。 依照本专利技术一实施例，提出一种横向扩散金属氧化物半导体元件，所述横向扩散 金属氧化物半导体元件包括衬底、具有第一导电型的深阱、具有第二导电型的阱、具有第一 导电型的源极区、具有第一导电型的漏极区、沟道区、具有第二导电型的多个掺杂层以及栅 极。深阱与阱位于衬底中。源极区位于阱中。漏极区位于深阱中。沟道区位于源极区与漏 极区之间的部分阱中。掺杂层位于沟道区与漏极区之间的深阱中，使形成多个耗尽区域，以 提高深阱的耗尽程度，且邻近漏极区的深阱相较于深阱的其他部分具有较高的耗尽程度。 栅极位于漏极区以及源极区之间的衬底上并且覆盖沟道区。 依照本专利技术另一实施例，提出一种横向扩散金属氧化物半导体元件，所述横向扩 散金属氧化物半导体元件包括衬底、具有第一导电型的深阱、具有第二导电型的阱、具有第 一导电型的源极区、具有第一导电型的漏极区、沟道区、具有第二导电型的至少一掺杂层以 及栅极。深阱与阱位于衬底中。源极区位于阱中。漏极区位于深阱中。沟道区位于源极区 与漏极区之间的部分阱中。掺杂层位于沟道区与漏极区之间的深阱中，使形成耗尽区域，以 提高深阱的耗尽程度，且邻近漏极区的掺杂层具有较高的掺质浓度，使邻近漏极区的深阱 相较于深阱的其他部分具有较高的耗尽程度。栅极位于漏极区以及源极区之间的衬底上并 且覆盖沟道区。 依照本专利技术再一实施例，提出一种横向扩散金属氧化物半导体元件，所述横向扩 散金属氧化物半导体元件包括衬底、具有第一导电型的深阱、具有第二导电型的阱、具有第一导电型的源极区、具有第一导电型的漏极区、沟道区、具有第二导电型的多个掺杂层以及 栅极。深阱与阱位于衬底中。源极区位于阱中。漏极区位于深阱中。沟道区位于源极区与 漏极区之间的部分阱中。掺杂层位于沟道区与漏极区之间的深阱中，每一掺杂层包括多个 彼此分离的掺杂区块，使形成多个耗尽区域。栅极位于漏极区以及源极区之间的衬底上并 且覆盖沟道区。 本专利技术上述实施例所述的横向扩散金属氧化物半导体元件中，通过在深阱中配置 掺杂层的方式，可调整横向扩散金属氧化物半导体元件的击穿电压和/或接通电阻。附图说明 图1为依照本专利技术的第一实施例所绘示的横向扩散金属氧化物半导体元件的剖 面构造示意图。 图2为依照本专利技术的第二实施例所绘示的横向扩散金属氧化物半导体元件的剖 面构造示意图。 图3为依照本专利技术的一实施例所绘示的横向扩散金属氧化物半导体元件的剖面 构造示意图。 图4为依照本专利技术的第三实施例所绘示的横向扩散金属氧化物半导体元件的剖 面构造示意图。 图5为依照本专利技术的一实施例所绘示的横向扩散金属氧化物半导体元件的剖面 构造示意图。 图6为依照本专利技术的第四实施例所绘示的横向扩散金属氧化物半导体元件的剖 面构造示意图。 图7为依照本专利技术的第五实施例所绘示的横向扩散金属氧化物半导体元件的剖面构造示意图。 附图标号 10、10a、10b、10c、10d、10e、10f :112、 112a、 112b、 112c :掺杂层 横向扩散金属氧化物半导体元件 113 :栅极 100 :衬底 100a :表面 102 :深阱 104 :阱 106 :漏极区 108 :源极区 110:沟道区114 :栅导电层 116 :隔离结构 118 :接触区 120 :栅介电层 122 :间隙壁124a、124b、124c :掺杂区土央P1、P2 :边缘具体实施例方式第一实施例 图1为依照本专利技术的第一实施例所绘示的横向扩散金属氧化物半导体元件的剖 面构造示意图。 请参照图l，横向双扩散金属氧化物半导体元件10包括衬底100、具有第一导电型5的深阱102、具有第二导电型的阱104、具有第一导电型的漏极区106、具有第一导电型的源 极区108、沟道区110、具有第二导电型的多个掺杂层112a、112b、112c以及栅极113。在本 实施例中，衬底IOO例如可为具有第二导电型的衬底。且，横向双扩散金属氧化物半导体元 件10可更包括隔离结构116、具有第二导电型的接触区118以及间隙壁122。第一导电型 可为P型或N型，当第一导电型为P型时，第二导电型为N型，而当第一导电型为N型时，第 二导电型为P型。在本实施例中，以N型来表示第一导电型，以P型来表示第二导电型。 在本实施例中，衬底100例如是P型衬底，其可为硅衬底磊晶层或其他半导体衬 底。深阱102例如是N型深阱，位于衬底100中。阱104例如是P型阱，位于衬底100中。 隔离结构116可位于栅极113与漏极区106之间，其例如是场氧化层(FOX)结构或浅沟渠 隔离(STI)结构。 漏极区106例如是N型，位于深阱102中。源极区108例如是N型，位于阱104中。 沟道区IIO位于漏极区106与源极区108之间的部分阱104中。接触区118例如是P型接 触区，位于阱104中，作为阱104的信号接头(pickup)。栅极113位于漏极区106以及源 极区108之间的衬底IOO上，并且覆盖沟道区110。栅极113包括栅导电层114与栅介电 层120。在本实施例中，栅导电层114的材料例如是多晶硅。栅介电层120配置于栅导电 层114与衬底100之间，其材料例如是氧化硅、氮化硅或其他合适的介电材料。再者，栅极 113的侧壁配置有间隙壁122，间隙壁122的材料例如是氧化硅、氮化硅或其他合适的介电 材料。 请参照图1，掺杂层112a、112b、112c例如是P型，位于沟道区110与漏极区106之 间的N型深阱102中。在本实施例中，掺杂层112a、112b、112c的掺质浓度例如是相同。掺 杂层112a、112b、112c彼此分离且与衬底100的上表面100a之间的垂直距离不同。详言之， 掺杂层112a、112b、112c的第一边缘P1与沟道区IIO之间的水平距离可随着掺杂层112a、 112b、112c与衬底100的上表面100a之间的垂直距离的增加而增加。且，掺杂层112a、 本文档来自技高网...

【技术保护点】
一种横向扩散金属氧化物半导体元件，其特征在于，所述横向扩散金属氧化物半导体元件包括：一衬底；具有一第一导电型的一深阱，位于所述衬底中；具有一第二导电型的一阱，位于所述衬底中；具有所述第一导电型的一源极区，位于所述阱中；具有所述第一导电型的一漏极区，位于所述深阱中；一沟道区，位于所述源极区与所述漏极区之间的部分所述阱中；具有所述第二导电型的多个掺杂层，位于所述沟道区与所述漏极区之间的所述深阱中，使形成多个耗尽区域，以提高所述深阱的耗尽程度，且邻近所述漏极区的所述深阱相较于所述深阱的其他部分具有较高的耗尽程度；以及一栅极，位于所述漏极区以及所述源极区之间的所述衬底上并且覆盖所述沟道区。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈柏安，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]