CMOS器件钝化层形成方法技术

一种ＣＭＯＳ器件钝化层形成方法，通过在覆盖第一晶体管的第一钝化层上形成材料异于所述第一钝化层的介质层，继而，再形成覆盖所述介质层和第二晶体管且填充覆盖所述介质层后的第一应力体和所述第二应力体间的间隔区域的第二钝化层。可使具有不同应力类型的钝化层间交界处的平滑度满足工艺要求。

Method for forming passivation layer of CMOS device

A method of forming a passivation layer of CMOS device, by forming a dielectric layer, the material is different from the first passivation layer on the first passivation layer covers the first transistor and then again, covering the dielectric layer and the second transistor and the filling should be covered on the first dielectric layer after the body and the second should be second passivation the interval between the regional force. The smoothness of passivation junction between layers with different stress types can meet the process requirements.

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种CMOS器件钝化层形 成方法。
技术介绍
当前，业界已公知，存在下述的压电阻效应在半导体膜层中产生 应力，可造成膜层内晶格间隔发生变化，继而导致能带结构发生变化， 进而使载流子迁移率发生变化。载流子迁移率是变大还是变小，根据衬 底的面方向、载流子的移动方向和应力类型的差别而不同，所述应力类 型包含拉应力和压应力。例如，在以(100)面为主面的石圭衬底内，在 载流子的移动方向为(011)方向时，在载流子为电子的情况下，如果 在沟道区的电子移动的方向上产生拉应力，则载流子的迁移率提高；在 载流子为空穴的情况下，如果在沟道区的空穴移动的方向上产生压应 力，则载流子的迁移率提高；载流子的迁移率提高的比例与应力的大小 相关。由此，业界普遍采用对半导体膜层施加应力的工艺，以提高载流子 迁移率，进而提高晶体管等的工作速度。2005年5月4日公开的公告号为CN1292472C的中国专利中提供 了 一种用于调节半导体器件的载流子迁移率的结构和方法，通过在丽OS 或PMOS晶体管表面形成不同类型的应力钝化层以提高或调节载流子迁 移率。该方法包括如图l所示，形成第一应力钝化层30，所述第一应 力钝化层30覆盖位于所述半导体基底上的丽OS晶体管10和PMOS晶体 管20;如图2所示，在所述腿OS晶体管IO和PMOS晶体管20之间的第 一应力钝化层30表面形成介质层40;如图3所示，去除所述丽OS晶体 管10或PMOS晶体管20上的第一应力钝化层30和介质层40;如图4 所示，沉积第二应力钝化层50，所述第二应力钝化层50覆盖所述第一应力钝化层30、介质层40和PM0S晶体管20/丽0S晶体管10。然而，实际生产发现，如图5所示，在经历后续去除部分所述第二应 力钝化层及介质层，以形成CMOS器件钝化层的步骤后，在所述第一应力 钝化层和第二应力钝化层的接合部形成有凸起60，影响后续工艺的进行。 如何去除所述凸起6 0,以使具有不同应力类型的钝化层间交界处的平滑 度满足工艺要求，成为本领域技术人员亟待解决的首要问题。
技术实现思路
本专利技术提供了一种CMOS器件钝化层形成方法，可使具有不同应力 类型的钝化层间交界处的平滑度满足工艺要求。本专利技术提供的一种CMOS器件钝化层形成方法，包括提供半导体基底，所述半导体基底包含至少一个CMOS器件，所述 CMOS器件包含至少一个第一晶体管和至少一个第二晶体管，所述第一晶 体管为丽OS晶体管时，所述第二晶体管为PMOS晶体管；所述第一晶体 管为PMOS晶体管时，所述第二晶体管为丽OS晶体管；形成覆盖所述第 一晶体管和第二晶体管的第 一钝化层，在所述第一 晶体管上覆盖所述第 一钝化层后形成第 一应力体；在所述第一钝化层上形成材料异于所述第一钝化层的介质层；去除覆盖第二晶体管的所述第一钝化层和介质层；形成覆盖所述介质层和第二晶体管的第二钝化层，在所述第二晶体 管上覆盖所述第二钝化层后形成第二应力体，且所述第二钝化层填充所 述第 一应力体和所述第二应力体间的间隔区域；形成图形化的抗蚀剂层，所述图形化的抗蚀剂层覆盖涂覆介质层后 的所述第一应力体和第二应力体；以所述抗蚀剂层为掩膜，以覆盖所述第一钝化层的介质层为刻蚀停 止层，去除部分第二钝化层； 去除所述抗蚀剂层；6以所述介质层为掩模，去除部分第二钝化层，使在所述间隔区域内 所述第 一钝化层和第二钝化层的表面平齐。可选地，所述钝化层为氮化硅层或氮氧化硅层；可选地，所述介质 层包含二氧化硅、掺杂的二氧化硅或多晶硅中的一种或其组合；可选地， 所述介质层的厚度小于所述钝化层的厚度。本专利技术提供的一种CMOS器件钝化层形成方法，包括提供半导体基底，所述半导体基底包含至少一个CMOS器件，所述 CMOS器件包含至少一个第一晶体管和至少一个第二晶体管，所述第一晶 体管为腿0S晶体管时，所述第二晶体管为PM0S晶体管；所述第一晶体 管为PM0S晶体管时，所述第二晶体管为丽0S晶体管；形成覆盖所述第 一晶体管和第二晶体管的第 一钝化层，在所述第一 晶体管上覆盖所述第 一钝化层后形成第 一应力体；在所述第一钝化层上形成材料异于所述第一钝化层的介质层；去除覆盖第二晶体管的所述第 一钝化层和介质层；形成覆盖所述介质层和第二晶体管的第二钝化层，在所述第二晶体 管上覆盖所述第二钝化层后形成第二应力体，且所述第二钝化层与所述 第一钝化层平齐；形成牺牲层，所述牺牲层填充第 一应力体和所述第二应力体间的间 隔区域，且所述牺牲层与所述介质层表面平齐；形成图形化的抗蚀剂层，所述图形化的抗蚀剂层覆盖涂覆介质层后 的所述第 一应力体和涂覆所述牺牲层后的第二应力体；以所述抗蚀剂层为掩膜，以覆盖所述第一钝化层的介质层为刻蚀停 止层，去除部分所述牺牲层和第二钝化层； 去除所述抗蚀剂层；以所述介质层为掩模，去除部分所述牺牲层和第二钝化层，使在所 述间隔区域内所述第 一钝化层和第二钝化层的表面平齐。可选地，所述钝化层为氮化硅层或氮氧化硅层；可选地，所述介质 层包含二氧化硅、掺杂的二氧化硅或多晶硅中的一种或其组合；可选地， 所述介质层的厚度小于所述钝化层的厚度；可选地，所述牺牲层材料为 BARC;可选地，去除所述牺牲层和第二钝化层的工艺参数包括压力范 围为2~10 M毫米汞柱;功率范围为200 - 1000瓦；偏压范围为100~ 500V;反应气体氟烷的流量范围为50 500sccm;反应气体二氟曱烷的 流量范围为5 ~ 50sccm。与现有技术相比，上述技术方案具有以下优点由于在现有技术中，所述第一钝化层具有一定的厚度，在形成所述第 二钝化层的过程中，所述第二钝化层既覆盖所述介质层和第二晶体管， 也覆盖所述介质层和第一钝化层的侧壁，即，在所述第一钝化层和第二 钝化层交界处所述第二钝化层的厚度大于覆盖所述第二晶体管其他区域 的第二钝化层的厚度，致使在去除覆盖所述介质层的第二钝化层后，在 所述交界处将产生凸起；而采用上述技术方案提供的CMOS器件钝化层形成方法，由于所述第一 应力体和第二应力体间的间隔区域已被第二钝化层填充，在所述第 一钝 化层和第二钝化层交界处所述第二钝化层的厚度变化已被弥补，并且， 通过在覆盖第 一 晶体管的第 一钝化层上形成材料异于所述第 一钝化层的 介质层，使得引入的所述第二钝化层的厚度与目标厚度的差异可通过以 所述介质层作为停止层的刻蚀操作去除，可使具有不同应力类型的钝化 层间交界处的平滑度满足工艺要求成为可能；上述技术方案提供的CMOS器件钝化层形成方法，通过在形成具有目标 厚度的第二钝化层后，再形成填充覆盖所述介质层后的第一应力体和所 述第二应力体间的间隔区域的牺牲层，即，利用所述牺牲层替代第二钝 化层，弥补在所述第一钝化层和第二钝化层交界处所述第二钝化层的厚 度变化，由于可控制所述牺牲层和第二钝化层的刻蚀速率相同，且可控 制形成所述牺牲层的生产成本低于形成所述第二钝化层的生产成本，采用本方案提供的方法，既可使具有不同应力类型的钝化层间交界处的平 滑度满足工艺要求成为可能，又可使进一步降低生产成本成为可能。 附图说明图1为说明现有技术中形成第一应力钝化层后的半导体基体结构示意图2为说明现有技术中在第一应力钝化层表面形成介质层后的本文档来自技高网...

【技术保护点】
一种ＣＭＯＳ器件钝化层形成方法，其特征在于，包括：　提供半导体基底，所述半导体基底包含至少一个ＣＭＯＳ器件，所述ＣＭＯＳ器件包含至少一个第一晶体管和至少一个第二晶体管，所述第一晶体管为ＮＭＯＳ晶体管时，所述第二晶体管为ＰＭＯＳ晶体管； 所述第一晶体管为ＰＭＯＳ晶体管时，所述第二晶体管为ＮＭＯＳ晶体管；　形成覆盖所述第一晶体管和第二晶体管的第一钝化层，在所述第一晶体管上覆盖所述第一钝化层后形成第一应力体；　在所述第一钝化层上形成材料异于所述第一钝化层的介质层；　 　去除覆盖第二晶体管的所述第一钝化层和介质层；　形成覆盖所述介质层和第二晶体管的第二钝化层，在所述第二晶体管上覆盖所述第二钝化层后形成第二应力体，且所述第二钝化层填充所述第一应力体和所述第二应力体间的间隔区域；　形成图形化的 抗蚀剂层，所述图形化的抗蚀剂层覆盖涂覆介质层后的所述第一应力体和第二应力体；　以所述抗蚀剂层为掩膜，以覆盖所述第一钝化层的介质层为刻蚀停止层，去除部分第二钝化层；　去除所述抗蚀剂层；　以所述介质层为掩模，去除部分第二钝化层 ，使在所述间隔区域内所述第一钝化层和第二钝化层的表面平齐。...

【技术特征摘要】
1.一种CMOS器件钝化层形成方法，其特征在于，包括提供半导体基底，所述半导体基底包含至少一个CMOS器件，所述CMOS器件包含至少一个第一晶体管和至少一个第二晶体管，所述第一晶体管为NMOS晶体管时，所述第二晶体管为PMOS晶体管；所述第一晶体管为PMOS晶体管时，所述第二晶体管为NMOS晶体管；形成覆盖所述第一晶体管和第二晶体管的第一钝化层，在所述第一晶体管上覆盖所述第一钝化层后形成第一应力体；在所述第一钝化层上形成材料异于所述第一钝化层的介质层；去除覆盖第二晶体管的所述第一钝化层和介质层；形成覆盖所述介质层和第二晶体管的第二钝化层，在所述第二晶体管上覆盖所述第二钝化层后形成第二应力体，且所述第二钝化层填充所述第一应力体和所述第二应力体间的间隔区域；形成图形化的抗蚀剂层，所述图形化的抗蚀剂层覆盖涂覆介质层后的所述第一应力体和第二应力体；以所述抗蚀剂层为掩膜，以覆盖所述第一钝化层的介质层为刻蚀停止层，去除部分第二钝化层；去除所述抗蚀剂层；以所述介质层为掩模，去除部分第二钝化层，使在所述间隔区域内所述第一钝化层和第二钝化层的表面平齐。2. 根据权利要求1所述的CMOS器件钝化层形成方法，其特征在于 所述钝化层为氮化硅层或氮氧化硅层。3. 根据权利要求1所述的CMOS器件钝化层形成方法，其特征在于 所述介质层包含二氧化硅、掺杂的二氧化硅或多晶硅中的一种或其组 合。4. 根据权利要求1所述的CMOS器件钝化层形成方法，其特征在于 所述介质层的厚度小于所述钝化层的厚度。5. —种CM0S器件钝化层形成方法，其特征在于，包括提供半导体基底，所述半导体基底包含至少一个CMOS器件，所述 CMOS器件包含至少一个第一晶体管和至少一个第二晶体管，所述第一晶 体管为丽OS晶体管时，所述第二晶体管为PM0S晶体管；所述第一晶体 管为PMOS晶体管时...

【专利技术属性】
技术研发人员：张海洋，韩宝东，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：11[中国|北京]