本发明专利技术公开了一种具有双金属栅极的互补式金属氧化物半导体元件的制作方法，包含有提供表面形成有不同导电型的二晶体管与覆盖该晶体管的介电层的基底，平坦化该介电层，暴露出该晶体管的栅极导电层，于该基底上形成暴露其中导电型晶体管的图案化阻挡层，进行第一蚀刻工艺移除该导电型晶体管的部分栅极，重新形成金属栅极，移除该图案化阻挡层，进行第二蚀刻工艺移除另一导电型晶体管的部分栅极，并重新形成金属栅极。
【技术实现步骤摘要】
本专利技术涉及一种具有双金属栅极(dual metal gate)的互补式金属氧化物半 导体(complementary metal-oxide semiconductor,以下简4尔为CMOS)元件的制 作方法，尤指一种实施后栅极(gate last)工艺的具有双金属栅极CMOS元件 的制作方法。
技术介绍
随着CMOS元件尺寸持续微缩，传统方法中利用降低栅极介电层，例 如降低二氧化硅层厚度，以达到最佳化目的的方法，面临到因电子的穿遂效应(tunnelingeffect)而导致漏电流过大的物理限制。为了有效延展逻辑元件的 世代演进，高介电常数(以下简称为High-K)材料因具有可有效降低物理极限 厚度，并且在相同的等效氧化厚度(叫uivalent oxide thickness,以下简称为 EOT)下，有效降低漏电流并达成等效电容以控制沟道开关等优点，而被用以 取代传统二氧化硅层或氮氧化硅层作为栅极介电层。此外，传统的多晶硅栅极则因硼穿透(boron penetration)效应，导致元件 效能降低等问题；且多晶硅栅极更遭遇难以避免的耗尽效应(depletion effect),使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件 驱动能力的衰退等困境。故目前便有新的栅极材料被研制生产，例如利用双 功能函数(double work fimction)金属来取代传统的多晶珪栅极，用以作为匹配 High-K栅极介电层的控制电极。双功能函数金属栅极一需与NMOS元件搭配， 一则需与PMOS元件搭 配，因此使得相关元件的整合技术以及工艺控制更形复杂，且各材料的厚度 与成分控制要求亦更形严苛。双功能函数金属栅极的制作方法大概分为前栅 极(gate first)工艺及后栅极(gate last)工艺两大类。其中前棚-极工艺会在形成金 属栅极后经过源极/漏极超浅结活化退火以及形成金属珪化物等工艺，而在如 此严苛的热预算环境下，常会发现高温退火工艺后元件的平带电压(flatband voltage,以下简称为Vfb)与EOT并未呈现预期的线性关系，反而在EOT减小时突然发生下降(roll-off)的情形。由于Vft下降以及High-K栅极介电层在高温环境中结晶导致漏电流增加 的问题，导致High-K栅极介电层与金属栅极的材料选择须面对较多的挑战， 也因此业界提出以后栅极工艺取代前栅极工艺的方法。
技术实现思路
因此，本专利技术的一目的在于提供一种实施后栅极工艺的具有双金属栅极 的互补式金属氧化物半导体元件制作方法。根据本专利技术所提供的权利要求，提供一种具有双金属栅极的互补式金属 氧化物半导体(CMOS)元件的制作方法。该方法包含有提供基底，该基底表面形成有第一导电型晶体管、第二导电型晶体管、以;s^i盖该第一导电型晶体管与该第二导电型晶体管的介电层。接下来平坦化该介电层至分别暴露出 该第 一导电型晶体管的第 一栅极与该第二导电型晶体管的第二栅极的栅极 导电层，并于该基底上形成覆盖该第二导电型晶体管及暴露出该第一导电型 晶体管的图案化阻挡层(patterned blocking layer)。随后进行第一蚀刻工艺， 用以移除该第一栅极的该栅极导电层，而形成第一开口(opening)。待第一开 口形成后，于该第一开口内依序形成第一金属层与第二金属层。接下来移除 覆盖该第二导电型晶体管的该图案化阻挡层，并进行第二蚀刻工艺，用以移 除该第二栅极的该栅极导电层，而形成第二开口。待该第二开口形成后，于 该第二开口内依序形成第三金属层与第四金属层。根据本专利技术所提供的具有双金属栅极的互补式金属氧化物半导体元件 的制作方法，各导电型晶体管皆是利用后栅极方法制作而成，故此时需要较 高热预算的工艺皆已完成。因此填入第一、第二开口的金属层均不会受到上 述工艺的高热预算影响，因而可P争低元件的Vft下降问题；此外更享有广泛 的金属栅极材料选择的优点。附图说明图1至13为本专利技术所提供的具有双金属栅极的CMOS元件的制作方法 的优选实施例的示意图。 附图标记说明200 基底 202 浅沟绝缘204栅才及介电层206多晶硅层208图案化硬掩模层210第一有源区域212第二有源区域220第一栅极222第二栅极230第一轻掺杂漏极232第二轻掺杂漏极234侧壁子240第一源极/漏极242第二源极/漏极244金属硅化物250第一导电型晶体管252第二导电型晶体管260蚀刻停止层262介电层264接触洞蚀刻停止层270阻挡层272氧化硅层274氮化硅层276, 278光致抗蚀剂280第一开口282第二开口290第一金属层292第二金属层294第三金属层296第四金属层具体实施例方式请参阅图1至13,图1至13为本专利技术所提供的具有双金属栅极的CMOS 元件的制作方法的优选实施例的示意图。如图l所示，首先提併基底200, 如硅基底、含硅基底、或硅覆绝缘(silicon-on-insulator， SOI)基底等，基底 200表面定义有第一有源区域210与第二有源区域212，且基底200内形成 有用以电性隔离第一有源区域210与第二有源区域212的浅沟绝缘(shallow trench isolation, STI) 202。接下来于基底200上依序形成栅极介电层204、 栅极导电层如多晶硅层206、与硬掩模层(图未示)。其中栅极介电层2(M可 为传统的二氧化硅层或氮氧化硅层，亦可为高介电常数(以下简称为High-K) 材料层。此外，亦可于多晶硅层206上选择性地形成覆盖层(cap layer)(图未 示)或反射层(ARC layer)(图未示)。随后通过光刻暨蚀刻工艺图案化此硬掩模 层，以形成如图1所示的用以定义栅极位置的图案化硬掩模层208。请参阅图2。接下来透过图案化硬掩模层208进行蚀刻工艺，蚀刻多晶 硅层206与棚-极介电层204，而于第一有源区域210与第二有源区域212内 分别形成第一栅极220与第二栅极222。请继续参阅图2，接下来利用不同 导电型的离子注入工艺于第一栅极220与第二栅极222两侧的基底200内分别形成第一轻掺杂漏极(light doped drain,以下简称为LDD) 230与第二 LDD 232。随后于第一栅极220与第二栅极222的侧壁分别形成侧壁子234。侧壁 子234可为利用硅烷(Bis(tert-butylamino)silane,以下筒称为BTBAS)作为前 驱体(precursor)的包含有氧化物-氮化物-氧化物的偏位侧壁子(ONO offset spacer)。最后再利用不同导电型的离子注入工艺于第一栅极220与第二栅极 222两侧的基底200内分别形成第一源才5V漏极240与第二源极/漏极242，而 于第 一有源区域210与第二有源区域220内分别形成第 一导电型晶体管250 与第二导电型晶体管252。另外，在本优选实施例中，亦可利用选择性外延 成长(selective epitaxial growth, SEG)方法来制作第一源极/漏极240与第二源 极/漏极242，例如，当第一导电型晶体管250为N型晶体管，而第二导电型 晶体管252为P型晶体管时，可利用包含有碳化硅(SiC)的外延层以及包本文档来自技高网...
【技术保护点】
具有双金属栅极的互补式金属氧化物半导体元件的制作方法，包含有： 提供基底，该基底表面形成有第一导电型晶体管、第二导电型晶体管、以及覆盖该第一导电型晶体管与该第二导电型晶体管的介电层； 平坦化该介电层至分别暴露出该第一导电型晶体管 的第一栅极与该第二导电型晶体管的第二栅极的栅极导电层； 于该基底上形成图案化阻挡层，覆盖该第二导电型晶体管并暴露该第一导电型晶体管； 进行第一蚀刻工艺，用以移除该第一栅极的该栅极导电层，而形成第一开口； 于该第一开口内依序 形成第一金属层与第二金属层； 移除覆盖该第二导电型晶体管的该图案化阻挡层； 进行第二蚀刻工艺，用以移除该第一栅极的该栅极导电层，而形成第二开口；以及 于该第二开口内依序形成第三金属层与第四金属层。
【技术特征摘要】
【专利技术属性】
技术研发人员：尤志豪，程立伟，蒋天福，周正贤，林建廷，许哲华，马光华，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。