互补金属氧化物半导体薄膜晶体管的制造方法技术

本发明专利技术提供了一种利用数量减少的掩模来制造互补金属氧化物半导体（ＣＭＯＳ）ＴＦＴ的方法，该方法包括：在基底的整个表面上形成缓冲层；在基底的具有缓冲层的整个表面上形成多晶硅层和光致抗蚀剂层；将光致抗蚀剂层曝光并显影，以形成第一光致抗蚀剂图案；利用第一光致抗蚀剂图案作为掩模来蚀刻多晶硅层，以将第一ＴＦＴ的半导体层和第二ＴＦＴ的半导体层图案化；对第一光致抗蚀剂图案执行第一灰化工艺，以形成第二光致抗蚀剂图案；利用第二光致抗蚀剂图案作为掩模向第二ＴＦＴ的源极区和漏极区中注入第一杂质；对第二光致抗蚀剂图案执行第二灰化工艺，以形成第三光致抗蚀剂图案；利用第三光致抗蚀剂图案作为掩模向第二ＴＦＴ中注入第二杂质，以对第二ＴＦＴ执行沟道掺杂。

【技术实现步骤摘要】

本专利技术涉及一种互补金属氧化物半导体(CMOS)薄膜晶体管(TFT)的 制造方法，更具体地讲，本专利技术涉及一种利用数量减少的掩^f莫来制造CMOS TFT的方法。
技术介绍
互补金属氧化物半导体(CMOS)薄膜晶体管(TFT)包括P沟道金属 氧化物半导体(PMOS)薄膜晶体管(TFT)和N沟道金属氧化物半导体 (NMOS )薄膜晶体管(TFT )。因此，CMOS TFT能够实现仅利用PMOS TFT 或NMOS TFT难以实现的各种电路和系统。由于CMOS TFT具有PMOS TFT和NMOS TFT,因此PMOS TFT必须 具有与NMOS TFT不同的沟道特性，即PMOS TFT的阈值电压必须与NMOS TFT的阈值电压不同。因此，在一种制造CMOS TFT的方法中，向PMOS TFT或NMOS TFT 的半导体层中注入预定剂量的杂质，从而对PMOS TFT或NMOS TFT执行沟 道掺杂。结果，PMOS TFT (或NMOS TFT )的阈值电压与NMOS TFT (或 PMOS TFT)的阈值电压不同。下面参照图1A至图1G来描述一种制造CM0S TFT的方法，在该方法 中，仅对PMOS TFT的半导体层执行沟道4参杂。参照图1A，在制造CMOS TFT的方法中，在基底1的整个表面上形成 緩冲层IO和多晶硅层，利用第一掩模工艺使多晶硅层图案化，从而形成PMOS TFT的半导体层14和NMOS TFT的半导体层24。然后，在基底1的形成有 PMOS TFT的半导体层14和NMOS TFT的半导体层24的整个表面上形成才册 极绝缘层12。参照图IB,在制造CMOS TFT的方法中，利用第二掩模通过光刻工艺， 在形成有栅极绝缘层12的基底1上形成光致抗蚀剂图案50，其中，光致抗 蚀剂图案50覆盖NMOS TFT的半导体层24。然后，向PMOS TFT的半导体层14中注入少量杂质(诸如磷(P)、硼(B)等)，以形成沟道掺杂半导体 层14b。参照图1C，在制造CMOS TFT的方法中，利用第三掩模通过光刻工艺， 在形成有PMOS TFT的沟道掺杂半导体层14b的基底1上形成光致抗蚀剂图 案60,其中，光致抗蚀剂图案60覆盖PMOS TFT的沟道掺杂半导体层14b 的整个区域和覆盖NMOS TFT的除了形成源极区和漏极区的区域之外的整个 区域。然后，利用光致抗蚀剂图案60作为掩^t,向将要形成NMOS TFT的 暴露的源极区和漏极区的区域中注入N +型杂质(诸如磷(P)、砷(As)、锑 (Sb )、铋(Bi)等)，从而形成NMOS TFT的源极区24a和漏极区24c。然 后，通过剥离工艺(stripping process )将光致抗蚀剂图案60去除。参照图ID,在制造CMOS TFT的方法中，利用第四掩模工艺，在形成 有NMOS TFT的源极区24a和漏极区24c的基底1上形成PMOS TFT的栅电 极13和NMOS TFT的栅电极23，其中，PMOS TFT的4册电才及13与将形成 PMOS TFT的沟道4参杂的沟道的区域叠置，NMOS TFT的4册电才及23与将形成 NMOS TFT的沟道的区域叠置。NMOS TFT的栅电极23形成为具有小于光 致抗蚀剂图案60的宽度的宽度，其中，光致抗蚀剂图案60用于形成NMOS TFT的源极区24a和漏极区24c。然后，利用PMOS TFT的4册电极13和NMOS TFT的栅电极23作为掩才莫，向PMOS TFT的暴露的半导体层14b和NMOS TFT的暴露的半导体层24中注入杂质，从而限定PMOS TFT的沟道掺杂的 沟道14b和NMOS TFT的沟道24b，其中，PMOS TFT的沟道掺杂的沟道14b 与PMOS TFT的栅电极13叠置，NMOS TFT的沟道24b与NMOS TFT的栅 电极23叠置。然后，在NMOS TFT的沟道24b和NMOS TFT的源极区24a、 漏极区24c之间形成NMOS TFT的轻掺杂漏极(LDD )区24d。参照图IE,在制造CMOS TFT的方法中，利用第五掩模通过光刻工艺， 在形成有NMOS TFT的LDD区24d的基底1上形成光致抗蚀剂图案70，其 中，光致抗蚀剂图案70覆盖NMOS TFT的半导体层24a至24d的整个区域 和覆盖PMOS TFT的除了将形成源极区和漏极区的区域之外的整个区域。然 后，利用光致抗蚀剂图案70作为掩模，向将要形成PMOS TFT的暴露的源 极区和漏极区的区域中注入P +型杂质(诸如硼(B)、铝(Al)、镓(Ga)、 铟(In)等)，从而形成PMOS TFT的源极区14a和漏极区14c。然后，通过 剥离工艺将光致抗蚀剂图案70去除。参照图1F，在基底1的形成有PMOS TFT的源极区14a和漏极区14c 的整个表面上形成层间绝缘层32。然后，利用第六掩模工艺，穿过栅极绝缘 层12和层间绝缘层32形成源极接触孔36和漏极接触孔38，其中，源极接 触孔36暴露PMOS TFT的源极区14a和NMOS TFT的源极区24a,漏极接 触孔38暴露PMOS TFT的漏极区14c和NMOS TFT的漏极区24c。接下来，如图1G所示，利用第七掩^^莫工艺形成PMOSTFT的源电极15 和漏电极16以及NMOS TFT的源电极25和漏电极26,其中，PMOS TFT的 源电极15和漏电极16通过源极接触孔36和漏极接触孔38与PMOS TFT的 源极区14a和漏极区14c连接，NMOS TFT的源电极25和漏电极26通过源 极接触孔36和漏极接触孔38与NMOS TFT的源极区24a和漏极区24c连接。如上所述，仅在PMOS TFT的半导体层中注入预定剂量的杂质的制造 CMOS TFT的方法就需要七个掩模工艺。这也适用于仅在NMOS TFT的半导 体层中注入预定剂量的杂质的制造CMOS TFT的方法。掩模工艺包括诸如光 致抗蚀剂工艺、曝光和显影工艺、蚀刻工艺和光致抗蚀剂剥离工艺等多个工 艺。因此，在需要七个掩模工艺的制造CMOS TFT的方法中，制造工艺复杂， CMOS TFT的制造成本增加。
技术实现思路
本专利技术提供了一种利用数量减少的掩模来制造互补金属氧化物半导体 (CMOS) TFT的方法。在本专利技术的一个示例性实施例中， 一种制造CMOS TFT的方法包括在 基底的整个表面上形成緩冲层；在基底的具有緩冲层的整个表面上形成多晶 硅层和光致抗蚀剂层；将光致抗蚀剂层曝光并显影，以形成第一光致抗蚀剂 图案，其中，第一光致抗蚀剂图案在将要形成第一TFT的半导体层的区域内 具有第一厚度，在将要形成第二TFT的沟道和轻掺杂漏极(LDD)区的区域 内具有第二厚度，在将要形成第二TFT的源极区和漏极区的区域内具有第三 厚度；利用第一光致抗蚀剂图案作为掩模来蚀刻多晶硅层，以将第一TFT的 半导体层和第二 TFT的半导体层图案化；对第一光致抗蚀剂图案执行第一灰 化工艺，以形成第二光致抗蚀剂图案，其中，已从第一光致抗蚀剂图案中去 除了具有第三厚度的区域；利用第二光致抗蚀剂图案作为掩模向第二TFT的 源极区和漏极区中注入第 一杂质；对第二光致抗蚀剂图案执行第二灰化工艺，以形成第三光致抗蚀剂图案，其中，已从第二光致抗本文档来自技高网...

【技术保护点】
一种制造互补金属氧化物半导体薄膜晶体管的方法，所述方法包括：在基底的整个表面上形成缓冲层；在基底的具有所述缓冲层的整个表面上形成多晶硅层和光致抗蚀剂层；将所述光致抗蚀剂层曝光并显影，以形成第一光致抗蚀剂图案，其中，所 述第一光致抗蚀剂图案在将要形成第一薄膜晶体管的半导体层的区域内具有第一厚度，在将要形成第二薄膜晶体管的沟道和轻掺杂漏极区的区域内具有第二厚度，在将要形成所述第二薄膜晶体管的源极区和漏极区的区域内具有第三厚度；利用所述第一光致抗蚀剂图 案作为掩模来蚀刻所述多晶硅层，以将所述第一薄膜晶体管的所述半导体层和所述第二薄膜晶体管的半导体层图案化；对所述第一光致抗蚀剂图案执行第一灰化工艺，以形成第二光致抗蚀剂图案，其中，已从所述第一光致抗蚀剂图案中去除了具有所述第三厚度的区 域；利用所述第二光致抗蚀剂图案作为掩模向所述第二薄膜晶体管的源极区和漏极区中注入第一杂质；对所述第二光致抗蚀剂图案执行第二灰化工艺，以形成第三光致抗蚀剂图案，其中，已从所述第二光致抗蚀剂图案中去除了具有所述第二厚度的区域；　 　利用所述第三光致抗蚀剂图案作为掩模向所述第二薄膜晶体管中注入第二杂质，以对所述第二薄膜晶体管执行沟道掺杂。...

【技术特征摘要】
KR 2006-8-17 10-2006-00775111、一种制造互补金属氧化物半导体薄膜晶体管的方法，所述方法包括在基底的整个表面上形成缓冲层；在基底的具有所述缓冲层的整个表面上形成多晶硅层和光致抗蚀剂层；将所述光致抗蚀剂层曝光并显影，以形成第一光致抗蚀剂图案，其中，所述第一光致抗蚀剂图案在将要形成第一薄膜晶体管的半导体层的区域内具有第一厚度，在将要形成第二薄膜晶体管的沟道和轻掺杂漏极区的区域内具有第二厚度，在将要形成所述第二薄膜晶体管的源极区和漏极区的区域内具有第三厚度；利用所述第一光致抗蚀剂图案作为掩模来蚀刻所述多晶硅层，以将所述第一薄膜晶体管的所述半导体层和所述第二薄膜晶体管的半导体层图案化；对所述第一光致抗蚀剂图案执行第一灰化工艺，以形成第二光致抗蚀剂图案，其中，已从所述第一光致抗蚀剂图案中去除了具有所述第三厚度的区域；利用所述第二光致抗蚀剂图案作为掩模向所述第二薄膜晶体管的源极区和漏极区中注入第一杂质；对所述第二光致抗蚀剂图案执行第二灰化工艺，以形成第三光致抗蚀剂图案，其中，已从所述第二光致抗蚀剂图案中去除了具有所述第二厚度的区域；利用所述第三光致抗蚀剂图案作为掩模向所述第二薄膜晶体管中注入第二杂质，以对所述第二薄膜晶体管执行沟道掺杂。2、 如权利要求1所述的方法，还包括在基底的已形成所述第一薄膜晶体管的所述半导体层、所述第二薄膜晶 体管的沟道掺杂的半导体层和所述第二薄膜晶体管的所述源极区和漏极区的 整个表面上形成栅极绝缘层；在所述栅极绝缘层之上在与将要形成所述第 一薄膜晶体管的沟道的区域 叠置的区域内形成所述第一薄膜晶体管的栅电极，在所述栅极绝缘层之上在 与将要形成所述第二薄膜晶体管的沟道的区域叠置的区域内形成所述第二薄 膜晶体管的栅电极；利用所述第二薄膜晶体管的所述栅电极作为掩模向所述第二薄膜晶体管的所述半导体层中注入第三杂质，以形成所述第二薄膜晶体管的所述轻掺杂漏极区，并限定所述第二薄膜晶体管的所述沟道；形成光致抗蚀剂图案，所述光致抗蚀剂图案覆盖所述第二薄膜晶体管的所述半导体层的整个区域和所述第一薄膜晶体管的所述栅电极；利用所述光致抗蚀剂图案作为掩模向所述第一薄膜晶体管中注入第四杂 质，以形成所述第一薄膜晶体管的源极区和漏极区；在基底的已形成所述第一薄膜晶体管的所述源极区和漏极区的整个表面 上形成层间绝缘层；穿过所述栅极绝缘层和所述层间绝缘层形成源极接触孔和漏极接触孔， 所述源极接触孔和漏极接触孔暴露所述第一薄膜晶体管和所述第二薄膜晶体 管的源极区和漏极区；形成所述第一薄膜晶体管和所述第二薄膜晶体管的源电极和漏电极，其 中，所述第一薄膜晶体管和所述第二薄膜晶体管的源电极和漏电极穿过所述 源极接触孔和漏极接触孔连接到所述第一薄膜晶体管和所述第二薄膜晶体管 的所述源极区和漏极区。3、 如权利要求1所述的方法，其中，所述第二厚度为所述第一厚度的 2/3,所述第三厚度为所述第一厚度的1/3。4、 如权利要求l所述的方法，其中，掩模设置在基底的具有所述多晶硅 层和所述光致抗蚀剂层的整个表面上，所述掩才莫在与将要形成所述第 一薄膜 晶体管的所述半导体层的区域对应的区域内具有第 一黑矩阵，在与将要形成 所述第二薄膜晶体管的所述沟道和轻掺杂漏极区的区域对应的区域内具有第 二黑矩阵，在与将要形成所述第二薄膜晶体管的所述源极区和漏极区的区域 对应的区域内具有第三黑矩阵。5、 如权利要求4所述的方法，其中，所述掩模包括所述第一黑矩阵、所 述第二黑矩阵和所述第三黑矩阵，其中，所述第一黑矩阵具有形成为第一厚 度的光屏蔽层，所述第二黑矩阵具有形成为所述第一厚度的2/3的厚度的光 屏蔽层，所述第三黑矩阵具有形成为所述第一厚度的1/3的厚度的光屏蔽层。6、 如权利要求4所述的方法，其中，所述掩模包括所述第三黑矩阵、所 述第二黑矩阵和所述第一黑矩阵，其中，所述第三黑矩阵具有形成为具有第一间隔的光屏蔽缝隙，所述第二黑矩阵具有形成为具有所述第一间隔的2/3 的间隔的光屏蔽缝隙，所述第一黑矩阵具有形成为具有所述第一间隔的1/3 的间隔的光屏蔽缝隙。7、 如权利要求2所述的方法，其中，所述第一杂质包括磷、砷、锑和铋 中的至少一种。8、 如权利要求2所述的方法，其中，所述第二杂质包括磷或硼。9、 如权利要求2所述的方法，其中，所述第三杂质包括磷、砷、锑和铋 中的至少一种，且具有低于所述第 一杂质的剂量的剂量。10、 如权利要求2所述的方法，其中，所述第四杂质包括硼、铝、镓和 铟中的至少一种。11、 如权利要求l所述的方法，其中，所述第一薄膜晶体管形成为P沟 道金属氧化物半导体薄膜晶体管，所述第二薄膜晶体管形成为N沟...

【专利技术属性】
技术研发人员：黄义勋，
申请(专利权)人：三星移动显示器株式会社，
类型：发明
国别省市：KR[韩国]