分栅型埋入式浮栅的非易失性存储器及其制造方法技术

一种分栅型埋入式浮栅的非易失性存储器的制作方法，包括：在半导体衬底上的刻蚀阻挡层上形成开口；在半导体衬底内形成沟槽，在沟槽内壁形成耦合介质层，形成嵌入耦合介质层的第一传导层；在刻蚀阻挡层的开口内依次沉积位于开口内壁以及第一传导层上的隔离介质层，形成嵌入隔离介质层的第一耦合传导层；在开口的侧壁形成支撑介质层；刻蚀第一耦合传导层，隔离介质层，第一传导层以及耦合介质层至暴露除半导体衬底，形成两个分离的结构单元；形成源极；形成第一侧壁层；在两个分离的结构单元之间的间隙中填充第二耦合传导层；去除刻蚀阻挡层；形成隧道介质层；在隧道介质层的外侧形成控制栅极；形成漏极。所述结构提高了存储器的编程能力。

【技术实现步骤摘要】

本专利技术涉及半导体制作
，具体涉及一种分栅型埋入式浮栅的非易失性存储器及其制造方法。
技术介绍
非易失性存储器(Non-volatile Memory, NVM)是一种具有M0S晶体管结构的存 储单元，因具有可多次进行数据的存入，读取，抹除等特性，且存入的数据在断电之后也不会消失，因此被广泛应用于个人计算机和电子设备。然而，随着半导体组件朝小型化逐渐发 展，存储器的尺寸也随着线宽减少而縮小，连带使得非挥发性存储器中的源极对浮置栅极 的耦合率大幅降低。 通常，非易失性存储器一般包括源区、漏区、沟道区、控制栅和浮栅。浮栅结构是非 易失性存储单元的MOS晶体管与普通MOS晶体管最主要的区别，其在这种存储单元结构中 起到存储电荷的作用，使得存储单元在断电的情况下依然能够保持所存储的信息，从而使 得这种存储器有非易失性的特点。目前，非易失性存储器的浮栅结构包括叠栅或分栅结构， 参考附图l所示，为现有的一种分栅结构的非易失性存储器的结构示意图，所述的非易失 性存储器包括半导体衬底10 ;位于半导体衬底10上的两个分离的结构单元，所述结构单 元包括依次位于半导体衬底上的耦合介质层11、浮栅12、隔离介质层13和支撑介质层14， 其中所述的浮栅外侧面为尖角形状；位于两个分离的结构单元之间的半导体衬底10内的 源极17 ;位于两个分离的耦合介质层11、浮栅12、隔离介质层13内侧壁的第一侧壁层15 ; 填充两个分离的结构单元之间的间隙的耦合传导层16 ;位于两个分离的结构单元外侧壁 和所述结构单元外侧半导体衬底上，呈L型的隧道介质层18 ;位于L型的隧道介质层外侧 的控制栅极19 ;位于控制栅极外侧半导体衬底内的漏极20。 随着非易失性存储器尺寸的变小，浮栅的尺寸也随之縮小，在其它条件不变的情 况下，源极对浮栅的耦合面积减小，从而影响非易失性存储单元编程能力，导致非易失性存 储单元性能下降。
技术实现思路
本专利技术要解决的技术问题在于，提供一种分栅型埋入式浮栅的非易失性存储器及 其制造方法，以提高非易失性存储器的编程能力。 本专利技术提供一种分栅型埋入式浮栅的非易失性存储器的制作方法，包括 提供半导体衬底以及位于半导体衬底上的刻蚀阻挡层，在所述的刻蚀阻挡层上形成开口 ； 以刻蚀阻挡层为掩膜，刻蚀半导体衬底，在半导体衬底内形成沟槽，在沟槽内壁形 成耦合介质层，形成嵌入所述耦合介质层的第一传导层； 在所述刻蚀阻挡层的开口内依次沉积位于开口内壁以及第一传导层上的隔离介 质层，形成嵌入所述隔离介质层的第一耦合传导层；4 在所述开口的侧壁形成位于第一耦合传导层上的支撑介质层； 以所述刻蚀阻挡层和支撑介质层为掩膜，刻蚀第一耦合传导层，隔离介质层，第一传导层以及耦合介质层至暴露出沟槽底部，形成两个分离的包括支撑介质层、第一耦合传 导层，隔离介质层，第一传导层和耦合介质层的结构单元； 以所述刻蚀阻挡层和支撑介质层为掩膜，在半导体衬底内进行第一离子注入，形 成源极； 在两个分离的耦合介质层、第一传导层、隔离介质层以及部分第一耦合传导层的 内侧壁形成第一侧壁层； 在两个分离的结构单元之间的间隙中填充第二耦合传导层，第二耦合传导层与第一耦合传导层电接触； 去除刻蚀阻挡层； 在两个分离的结构单元外侧的半导体衬底上形成隧道介质层； 在所述隧道介质层上形成控制栅极； 在控制栅外侧的半导体衬底内进行离子注入，形成漏极。 本专利技术还提供一种分栅型埋入式浮栅的非易失性存储器，包括 半导体衬底； 嵌入半导体衬底内的两个分离的耦合介质层、浮栅，以及依次位于浮栅上隔离介 质层，第一耦合传导层和支撑介质层，所述的耦合介质层、浮栅、隔离介质层，第一耦合传导 层和支撑介质层构成两个分离的结构单元； 位于两个分离的结构单元之间的半导体衬底内的源极； 位于两个分离的耦合介质层、浮栅、隔离介质层以及部分第一耦合传导层内侧壁 的第一侧壁层； 填充两个分离的结构单元之间的间隙，并与第一耦合传导层电接触的第二耦合传 导层； 位于两个分离的结构单元外侧半导体衬底上的隧道介质层； 位于隧道介质层外侧的控制栅极； 位于控制栅外侧半导体衬底内的漏极。 与现有技术相比，本专利技术所述的分栅型埋入式浮栅的非易失性存储器及其制作方 法通过增加的第一耦合传导层来增加源极与浮栅的交叠面积，可以提高源极与浮栅的电荷 耦合作用，从而提高该存储器单元的编程能力。附图说明 通过附图中所示的本专利技术的优选实施例的更具体说明，本专利技术的上述及其它目 的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按 比例绘制附图，重点在于示出本专利技术的主旨。在附图中，为清楚明了，放大了层和区域的厚度。图1为现有技术中分栅型埋入式浮栅的非易失性存储器的结构示意图； 图2至图13为本专利技术分栅型埋入式浮栅的非易失性存储器的制作方法各步骤的截面结构示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术 的具体实施方式做详细的说明。 在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以 很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况 下做类似推广。因此本专利技术不受下面公开的具体实施的限制。 本实施例提供一种分栅型埋入式浮栅的非易失性存储器的制作方法，包括如下步 骤 步骤S1，提供半导体衬底100以及位于半导体衬底100上的刻蚀阻挡层105，在所 述的刻蚀阻挡层105上形成开口 ；参考附图2所示，提供半导体衬底100，所述半导体衬底 100的材料例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)等。 本实施例中，所述的半导体衬底内已经形成有用于隔离有源区的隔离结构，所述隔离结构 优选的为浅沟槽隔离结构(STI)。本实施例所述的分栅型埋入式浮栅的非易失性存储器即 形成于两个相邻的STI之间的有源区内。 继续参考附图2，刻蚀阻挡层105用于在随后的刻蚀工艺中作为掩膜层，保护其下 面的膜层不被刻蚀，其材料例如为氮化硅层等，其制作工艺例如为化学气相沉积工艺，厚度 范围例如为2000埃至4000埃。 在所述的刻蚀阻挡层105上形成开口的工艺可以是本领域技术人员熟知的任何 现有技术，例如采用旋涂工艺在刻蚀阻挡层105上形成光刻胶层，然后采用曝光，显影工 艺处理所述光刻胶层，去除设定区域上的光刻胶，形成光刻胶开口 ，最后以光刻胶为掩膜， 刻蚀所述刻蚀阻挡层105，将光刻胶上的开口图案转移到刻蚀阻挡层105上。 步骤S2，参考附图3所示，以刻蚀阻挡层105为掩膜，刻蚀半导体衬底100，在半导 体衬底100内形成沟槽，在沟槽内壁形成耦合介质层IOI，形成嵌入所述耦合介质层的第一 传导层102 ;由于所述的耦合介质层位于沟槽的内壁，因此，形成的第一传导层填满所述的 沟槽并嵌入所述耦合介质层101。 刻蚀所述半导体衬底100形成沟槽的工艺例如为干法刻蚀，形成的沟槽的深度略 小于耦合介质层102与第一传导层102的厚度之和，也就是说，第一传导层102的表面高于 半导体衬底100埃至400埃。 耦合介质层101用于电绝缘所述半导体衬底100与第一传导层102，材料可以是氧 化硅(Si02)或氮氧化硅(SiNO本文档来自技高网...

【技术保护点】
一种分栅型埋入式浮栅的非易失性存储器的制作方法，包括：提供半导体衬底以及位于半导体衬底上的刻蚀阻挡层，在所述的刻蚀阻挡层上形成开口；以刻蚀阻挡层为掩膜，刻蚀半导体衬底，在半导体衬底内形成沟槽，在沟槽内壁形成耦合介质层，形成嵌入所述耦合介质层的第一传导层；在所述刻蚀阻挡层的开口内依次沉积位于开口内壁以及第一传导层上的隔离介质层，形成嵌入所述隔离介质层的第一耦合传导层；在所述开口的侧壁形成位于第一耦合传导层上的支撑介质层；以所述刻蚀阻挡层和支撑介质层为掩膜，刻蚀第一耦合传导层，隔离介质层，第一传导层以及耦合介质层至暴露出沟槽底部，形成两个分离的包括支撑介质层、第一耦合传导层，隔离介质层，第一传导层和耦合介质层的结构单元；以所述刻蚀阻挡层和支撑介质层为掩膜，在半导体衬底内进行第一离子注入，形成源极；在两个分离的耦合介质层、第一传导层、隔离介质层以及部分第一耦合传导层的内侧壁形成第一侧壁层；在两个分离的结构单元之间的间隙中填充第二耦合传导层，第二耦合传导层与第一耦合传导层电接触；去除刻蚀阻挡层；在两个分离的结构单元外侧的半导体衬底上形成隧道介质层；在所述隧道介质层上形成控制栅极；在控制栅外侧的半导体衬底内进行离子注入，形成漏极。...

【技术特征摘要】

【专利技术属性】
技术研发人员：江红，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]