包括第一栅堆叠和第二栅堆叠的集成电路及其制造方法技术

本发明专利技术揭露了一种包括第一栅堆叠和第二栅堆叠的集成电路及其制造方法。一个实施例提供了非挥发性存储单元，其包括在半导体衬底的主表面的第一表面部分上的第一栅堆叠和栅电介质，以及第二表面部分上的包括存储层堆叠的第二栅堆叠。第一图形被转移到第一栅堆叠中，第二图形被转移到第二栅堆叠中。

【技术实现步骤摘要】

技术介绍
电荷俘获一 N挥发性存储单元典型地是基于其栅电介质被具有电荷俘获层的存储层堆叠所替代的n-MOSFET。绝缘层将该电荷俘获层与n-MOSFET的栅极及半导体沟道区分开。在TANOS结构(钽-氧化铝-氮化物-氧化物-半导体)的电荷俘获存储单元中， 电荷俘获层是氮化^il。氧化铝层将该氮化硅层与氮化钽栅极分开。在SONOS 结构(硅-氧化物-氮化物-氧化物-硅)的电荷俘获存储单元中，电荷俘获层是夹在 两个氧化硅层之间的氮化硅层，其中栅极是多晶硅电极。除了该存储单元之外，具有存储功能的集成电路还包括基于性价比高的 CMOS晶体管的逻辑和接口电路。整合观念是必要的，它使非挥发性存储单元 的制造整合在标准的CMOS工艺流程中。由于一方面外围电路与另一方面存储 阵列所用材料不同，例如，如果非挥发性存储单元包括不能用于标准CMOS工 艺流程的材料像氧化铝或氮化钽，涉及存储单元和CMOS电路的工艺条件彼此 显然不同。需要这样的整合方案，该整合方案将CMOS电路和非挥发性存储单元这两 者的制造相结合，而且可应用于不同类型的存储单元而不用实质上修改，例如 对于光刻lt模。由于这些或其它原因，本专利技术是有必要的。附图说明所包括的附图对实施例可提供进一步的理解，并被编入说明书而成为其中 的一部分。图举例说明实施例，并结合描述以帮助解释实施例的原理。当ffiil 参照以下详细的描述使这些实施例变得更容易理解时，其它实施例及其诸多预 期优点也将容易领会。图中的元件彼此不必按照比例。同一参考数字表示对应 的相同部分。图1A-1L图示了根据一个实施例制造集成电路的方法，其包括用于图示具 有存储区域和外围区域的衬底一部分的示意性剖视图，其中外围区域中的第一 栅堆叠和存储区域中的第堆叠同时图形化并在它们之间的空隙中部分地填 充绝缘体。图2表示包括存储区域和外围区域的集成电路一部分的示意性咅舰图，其 用于图示根据另一实施例制造集成电路的方法，其中在外围区域中的第一栅堆 叠和存储区域中的第二栅堆叠之间的空隙中部分地填充导电材料。图3A-3D表示包括存储区J^口外围区域的集成电路一部分的示意性剖视 图，其用于图示根据另一实施例制造集成电路的另一方法，其中第一和第^f 堆叠被连续图形化。图4A4E表示包括存储区域和外围区域的集成电路一部分的示意性剖视图， 其用于图示根据再一实施例制造集成电路的方法，其中存储区域中的存储层堆 叠和外围区域中的栅电介质被连续刻蚀。图5表示根据另一实施例包括两个存储区域和一个外围区域的集成电路一 部分的示意性俯视图。图6表示根据另一实施例制造包括存储区域和外围区域的集成电路的方法 的流程图。具体实施方式在下面的详细说明中，参照了附图，其形成说明的一部分并且通过图解本 专利技术执行的典型实施例的方式在图中示出。在这点上，方向术语，像'顶"、"底'、 "fr、"后'、"苜'、"尾"等根据对被描述的图的方向《顿。由于实施例中的组件 可以沿多个不同的方向被安置，为此方向术语是用于示意并且决非用来限制。 应该理解的是其它实施例可被利用，并且结构或逻辑的改变并不脱离本专利技术的 范围。因此，下面的详细说明并不具剤蹄啲含义，并且本专利技术的保护范围是 M附加的权利要求来定义的。应该理解的是，此处描述的多个典型实施例的特征除非特别指出，否则可 以彼此结合。图1A表示衬底100，其例如可为预处理过的单晶硅晶片或绝缘体上硅晶片， 并且还可以包括掺杂和不掺杂的部分或外延半导体层。除了所示的掺杂结构和 绝缘体结构，衬底100还可以包Jgf页先制造的结构。在存储区域120中，衬底100可包括第一导电类型的第一阱122。在第一阱 122中形成与第一导电类型相反的第二导电类型的第二阱121。这两个阱121、122 M表面101延伸至衬底100中。阱122、 121可在M存储区域120上横 向延伸，并且可延伸至衬底100的过渡区域130。在外围区域110中，第一导电 类型112和第二导电类型111的子区是可选的。例如，第一导电类型可以^n型， 第二导电类型可以是p型。在过渡区域130、存储区域120和外围区域110中，浅沟槽隔离结构(STI) 可埋置在衬底100中。浅沟槽隔离135、 115例如可以是氧化硅结构。外围区域 110中的浅沟槽隔离115 ^CMOS晶体管的有源区分开。存储区域120中的浅沟 槽隔离将存储单元中相邻的线彼此分开，例如相邻的NAND行(string)或者分配给 不同NAND行的相邻的选择晶体管。在图示的例子中，存储区域120中的浅沟 槽隔离垂直于栅结构并平行于图示的剖面延伸。过渡区域130中的浅沟槽隔离 135可对设置在主表面101上的过渡区域130中的伪栅结构相对衬底100去耦， 并且例如可以包围存储区域120。在外围区域110中，例如可提供不同厚度的额 外栅氧化物116。根据图示的实施例，随后，在主表面101的第一表面部分上提供第一栅堆 叠140，在主表面101的第二表面部分上提供第二栅堆叠，其中第一表面部分包 括外围区域110，第二表面部分包括存储区域120。如图1A所示，提供第一栅堆叠140，其可包括例如一个或多个栅电介质142 以及第一栅导体堆叠144。栅电介质142例如可以是热生长的氧化硅层。根据其 它实施例，栅电介质142可以是沉积并随后被氮化的氧化硅，或者别的氧化物， 或者是包括稀土氧化物的三或四族元素的氧化硅，例如Al203、 HK)2、 HfSi02、 ZrSi02、 DySi02，或者别的敲材料，或者它们的组合。根据其它实施例，在主 表面IOI的不同部分提供不同的栅电介质。第一栅导体堆叠144可由一层具有 合适功函数的任何导电材料组成或者包括该层，例如n型重掺杂的多晶硅或合适 的金属或金属化合物。根据其它实施例，第一栅导体堆叠144还可包括其它才才 料的层。在第一栅堆叠140之上提供第一石更掩模层148。第一!St模层148可以是含 有对第一栅导体堆叠144和栅电介质142的材料具有高亥收鹏择性的材料的层， 例如氮化硅或碳。第一衬层，以下被命名为刻蚀停止衬层146，可提供在第一栅 导体堆叠144和第一硬掩模层148之间。尽管被命名为刻蚀停止衬层146，该刻 蚀停止衬层146也可以有效用作应力减轻或释放衬层。根据另外的实施例，蚀刻停止衬层146可主要或专门作为应力，衬层而不管其命名。第一刻蚀停止 衬层146例如可为氧化硅衬层或具有其它任何对第一硬掩模层148的材料具有 高刻12^择性的材料的衬层。第一光刻胶层或层系统可沉积在第一硬掩模层148 上，并舰光亥啦术被图形化以形職一±央掩模191，其中第一i姚模191基本 上完全覆盖外围区域110，并且还覆盖邻近外围区域110的过渡区域130的一部 分。根据图1B，第一块掩模191的图形可被转移到第一硬掩模层148中以形成 第一硬掩模148a，第一刻蚀停止衬层146和第一栅导体堆叠144，例如通过停 止在栅电介质142中的干法刻蚀，以形職一栅堆叠140。第一土她模191例如 可在图形化第一硬掩模层148后被剥离。然后，存储区域120中以及邻近存储 区域120的过渡区域130 —部分中栅电介质142的暴露部分被移除，例如M DHF(稀HF:H20餘銜湿法本文档来自技高网...

【技术保护点】
一种包括非挥发性存储单元的集成电路的制造方法，包括：　提供第一栅堆叠和第二栅堆叠，第一栅堆叠包括在半导体衬底的主表面的第一表面部分上的栅电介质，第二栅堆叠包括在第二表面部分上的存储层堆叠，其中该存储层堆叠的结构不同于该栅电介质的结构；　提供在该第一和第二栅堆叠之上的硬掩模，该硬掩模包括该第一栅堆叠之上的第一图形和该第二栅堆叠之上的第二图形；以及　转移该第一图形到该第一栅堆叠中并转移该第二图形到该第二栅堆叠中，其中该主表面的部分被暴露。

【技术特征摘要】
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【专利技术属性】
技术研发人员：R诺夫勒，M斯佩克特，J威勒，
申请(专利权)人：奇梦达股份公司，
类型：发明
国别省市：DE[德国]