分栅型非易失性存储器及其制造方法技术

一种分栅型非易失性存储器，包括：半导体衬底；位于半导体衬底上的两个分离的结构单元，所述结构单元包括依次位于半导体衬底上的耦合介质层、浮栅、隔离介质层，第一耦合传导层和支撑介质层；位于两个分离的结构单元之间的半导体衬底内的源极；位于两个分离的浮栅结构、隔离介质层以及部分第一耦合传导层内侧壁的第一侧壁层；填充两个分离的结构单元之间的间隙，并与第一耦合传导层电接触的第二耦合传导层；位于两个分离的结构单元外侧壁和所述结构单元外侧半导体衬底上，呈Ｌ型的隧道介质层；位于Ｌ型的隧道介质层外侧的控制栅极；位于控制栅外侧半导体衬底内的漏极。所述结构提高了该存储器的编程能力。

【技术实现步骤摘要】

本专利技术涉及半导体制作
，具体涉及一种分栅型非易失性存储器及其制造方法。
技术介绍
非易失性存储器(Non-volatile Memory, NVM)是一种具有M0S晶体管结构的存 储单元，因具有可多次进行数据的存入，读取，抹除等特性，且存入的数据在断电之后也不会消失，因此被广泛应用于个人计算机和电子设备。然而，随着半导体组件朝小型化逐渐发 展，存储器的尺寸也随着线宽减少而縮小，连带使得非挥发性存储器中的源极对浮置栅极 的耦合面积大幅降低。 通常，非易失性存储器一般包括源区、漏区、沟道区、控制栅和浮栅。浮栅结构是非 易失性存储单元的MOS晶体管与普通MOS晶体管最主要的区别，其在这种存储单元结构中 起到存储电荷的作用，使得存储单元在断电的情况下依然能够保持所存储的信息，从而使 得这种存储器有非易失性的特点。目前，非易失性存储器的浮栅结构包括叠栅或分栅结构， 参考附图l所示，为现有的一种分栅结构的非易失性存储器的结构示意图，所述的非易失 性存储器包括半导体衬底10 ;位于半导体衬底10上的两个分离的结构单元，所述结构单 元包括依次位于半导体衬底上的耦合介质层11、浮栅12、隔离介质层13和支撑介质层14， 其中所述的浮栅外侧面为尖角形状；位于两个分离的结构单元之间的半导体衬底10内的 源极17 ;位于两个分离的耦合介质层11、浮栅12、隔离介质层13内侧壁的第一侧壁层15 ; 填充两个分离的结构单元之间的间隙的耦合传导层16 ;位于两个分离的结构单元外侧壁 和所述结构单元外侧半导体衬底上，呈L型的隧道介质层18 ;位于L型的隧道介质层外侧 的控制栅极19 ;位于控制栅极外侧半导体衬底内的漏极20。 随着非易失性存储器尺寸的变小，浮栅的尺寸也随之縮小，在其它条件不变的情 况下，源极对浮栅的电荷的耦合面积减小，从而影响非易失性存储单元编程能力，导致非易 失性存储单元性能下降。
技术实现思路
本专利技术要解决的技术问题在于，提供一种， 以提高非易失性存储器源极与浮栅结构之间的耦合效率。 本专利技术提供一种分栅型非易失性存储器，包括 半导体衬底； 位于半导体衬底上的两个分离的结构单元，所述结构单元包括依次位于半导体衬底上的耦合介质层、浮栅、隔离介质层，第一耦合传导层和支撑介质层； 位于两个分离的结构单元之间的半导体衬底内的源极； 位于两个分离的耦合介质层、浮栅、隔离介质层以及部分第一耦合传导层内侧壁 的第一侧壁层； 填充两个分离的结构单元之间的间隙，并与第一耦合传导层电接触的第二耦合传 导层； 位于两个分离的结构单元外侧壁和所述结构单元外侧半导体衬底上，呈L型的隧 道介质层； 位于L型的隧道介质层外侧的控制栅极； 位于控制栅外侧半导体衬底内的漏极。本专利技术还提供一种分栅型非易失性存储器的制作方法，包括 提供半导体衬底，在所述的半导体衬底上依次形成耦合介质层，第一传导层，隔离 介质层，第一耦合传导层以及刻蚀阻挡层； 在所述的刻蚀阻挡层上形成开口 ； 在所述开口的侧壁形成支撑介质层； 以所述刻蚀阻挡层和支撑介质层为掩膜，刻蚀第一耦合传导层，隔离介质层，第一 传导层以及耦合介质层至暴露除半导体衬底，形成两个分离的包括支撑介质层、第一耦合 传导层，隔离介质层，第一传导层和耦合介质层的结构单元； 以所述刻蚀阻挡层和支撑介质层为掩膜，在半导体衬底内进行第一离子注入，形 成源极； 在两个分离的耦合介质层、第一传导层、隔离介质层以及部分第一耦合传导层的 内侧壁形成第一侧壁层； 在两个分离的结构单元之间的间隙中填充第二耦合传导层，第二耦合传导层与第 一耦合传导层电接触； 在所述的第二耦合传导层以及支撑介质层的表面形成保护层； 去除刻蚀阻挡层； 以所述保护层为掩膜，去除其它位置的第一耦合传导层，隔离介质层，第一传导层 以及耦合介质层，至暴露出半导体衬底，刻蚀后保留的第一传导层作为半导体器件的浮栅； 去除所述保护层； 在两个分离的结构单元外侧壁以及结构单元外侧的半导体衬底上形成呈L型的 隧道介质层； 在所述隧道介质层的外侧形成控制栅极； 在控制栅外侧的半导体衬底内进行离子注入，形成漏极。 该结构通过增加源极与浮栅的交叠面积，可以提高源极与浮栅的电荷耦合作用， 从而提高该存储器单元的编程能力。 与现有技术相比，本专利技术所述的分栅型非易失性存储器及其制作方法增大了源极 和浮栅之间的耦合面积，提高该存储器单元的编程能力。附图说明 通过附图中所示的本专利技术的优选实施例的更具体说明，本专利技术的上述及其它目 的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按 比例绘制附图，重点在于示出本专利技术的主旨。在附图中，为清楚明了，放大了层和区域的厚度。5 图1为现有技术中分栅型非易失性存储器的结构示意图； 图2至图14为本专利技术分栅型非易失性存储器的制作方法各步骤的截面结构示意 图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术 的具体实施方式做详细的说明。 在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以 很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况 下做类似推广。因此本专利技术不受下面公开的具体实施的限制。 实施例一 参考附图13所示，为本实施例所提供的一种分栅型非易失性存储器的结构示意 图，包括 半导体衬底100 ;位于半导体衬底上的两个分离的结构单元，所述结构单元包括 依次位于半导体衬底上的耦合介质层101、浮栅102、隔离介质层103，第一耦合传导层104 和支撑介质层106 ;位于两个分离的结构单元之间的半导体衬底内的源极107 ;位于两个分 离的耦合介质层101、浮栅102、隔离介质层103以及部分第一耦合传导层104内侧壁的第 一侧壁层108 ;填充两个分离的结构单元之间的间隙，并与第一耦合传导层电接触的第二 耦合传导层109 ;位于两个分离的结构单元外侧壁和所述结构单元外侧半导体衬底上，呈L 型的隧道介质层111 ;位于L型的隧道介质层外侧的控制栅极112 ;位于控制栅外侧半导体 衬底内的漏极113。 所述的分栅型非易失性存储器通过增加与第二耦合传导层电接触的第一耦合传 导层，并通过第二耦合传导层与半导体衬底内的源极电连接，从而增大了源极和浮栅之间 的耦合面积，提高了该存储器的编程能力。 由于本实施例所述的分栅型非易失性存储器增大了源极和浮栅之间的耦合面积， 因此，其耦合电容增加，当存储器单元进行编程时，源极加高压(7-9V)，通过耦合电容，浮栅 的电压也被提高(至4-5V)，浮栅的高压大大增大了沟道中运动的电子成为热电子跃入浮 栅的几率(电子"漏极"到"源极")，电子跃入浮栅并使浮栅电势降低至浮栅下方的沟道关 闭是则完成了写入的过程。 源极耦合电容越大，则能浮栅被耦合的电压越高，写入的能力越强，。或者说在保 持原来写入的能力不变的情况下，源极与浮栅下方的耦合面积可以越小，从而可以縮小存 储单元的面积。 实施例二 本实施例提供一种分栅型非易失性存储器的制作方法，包括如下步骤 步骤Sl，参考附图2所示，提供半导体衬底IOO，所述半导体衬底100的材料例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也本文档来自技高网...

【技术保护点】
一种分栅型非易失性存储器，其特征在于，包括：半导体衬底；位于半导体衬底上的两个分离的结构单元，所述结构单元包括依次位于半导体衬底上的耦合介质层、浮栅、隔离介质层，第一耦合传导层和支撑介质层；位于两个分离的结构单元之间的半导体衬底内的源极；位于两个分离的耦合介质层、浮栅、隔离介质层以及部分第一耦合传导层内侧壁的第一侧壁层；填充两个分离的结构单元之间的间隙，并与第一耦合传导层电接触的第二耦合传导层；位于两个分离的结构单元外侧壁和所述结构单元外侧半导体衬底上，呈Ｌ型的隧道介质层；位于Ｌ型的隧道介质层外侧的控制栅极；位于控制栅外侧半导体衬底内的漏极。

【技术特征摘要】

【专利技术属性】
技术研发人员：江红，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]