芯片集成基板的制造方法技术

本发明专利技术提供一种芯片集成基板的制造方法，包括：第１步骤，在第１核心基板上形成用于与半导体芯片相连接的连线结构；第２步骤，将半导体芯片设置在第２核心基板上；第３步骤，将形成有连线结构的第１核心基板结合在设置有半导体芯片的第２核心基板上。另外，该制造方法还包括在所述第３步骤之后去除第１核心基板的步骤和在所述第３步骤之后去除第２核心基板的步骤。

【技术实现步骤摘要】

本专利技术涉及一种将芯片集成在基板上的。
技术介绍
目前，已开发了使用例如半导体芯片等半导体器件的高性能电子装置。而且在将半导体芯片装配在基板上的情况下，还要求高密度装配。另外，还要求具有用于装配半导体芯片的保留区域的小尺寸基板。为了满足这些要求，已经提出了将半导体芯片嵌入基板中的所谓芯片集成基板的方案，并且已经提出了多种用于将芯片集成在基板上的结构。例如，在形成芯片集成基板时，必须形成待与半导体芯片相连接的连线。作为在半导体芯片上形成连线的方法，广泛使用的是例如在半导体芯片上形成绝缘层，必要时可以层叠多层结构的绝缘层，并在绝缘层上形成连线的方法。在此情况下，当在半导体芯片上形成连线时，必须形成穿透绝缘层的通孔连线；例如使用利用激光形成通孔、并在通孔内形成通孔连线的方法(参见特开2004-165277号公报第0051段和图5)。然而，当在绝缘层中形成通孔时，需要所谓的去污工序(de-smearing process)作为形成通孔的后续工序，即需要化学处理的工序，从而存在着工艺复杂和成本提高的问题。另外，例如当形成薄型的芯片集成基板时，会发生基板弯曲而造成制造上的困难的问题。例如，当在半导体芯片上层叠热固性的绝缘层、并且对每层绝缘层分别实施热固工序时，多层结构绝缘层的应力会积累起来，从而难以避免基板弯曲变大的问题，使薄型基板的制造受到限制。
技术实现思路
本专利技术的目的在于提供一种新的、且实用的，以避免由现有技术的限制和缺点所造成的问题。以下的说明阐述了本专利技术的特征和优点，通过说明和附图使本专利技术的特征和优点更加明显，而且根据说明的指导可以通过实施本专利技术来领会本专利技术的特征和优点。本专利技术的目的以及其它特征和优点可以通过说明书以使本领域的一般技术人员可以实现本专利技术的、完整、清晰、简洁、而确切的术语所特别指出的来实现和获得。为了达到上述目的，本专利技术提供了一种其上集成有芯片的。该制造方法包括第1步骤，在第1核心基板上形成待与半导体芯片连接的连线结构；第2步骤，将上述半导体芯片设置在第2核心基板上；第3步骤，将形成有上述连线结构的上述第1核心基板结合在设置有上述半导体芯片的上述第2核心基板上。根据本专利技术的制造方法，可以以低成本来制造薄型芯片集成基板。另外，在所述制造方法中，如果在上述第3步骤之后还包括去除上述第1核心基板的步骤，可以使芯片集成基板更薄。另外，在所述制造方法中，如果在上述第3步骤之后还包括去除上述第2核心基板的步骤，可以使芯片集成基板更薄。另外，如果上述第1步骤包括在上述第1核心基板上形成导电层的步骤和形成待与上述导电层中的1层的对应部分相连接的多个栓形连线的步骤，则可以通过简单的方法形成上述连线结构。另外，在上述第3步骤中，如果将上述半导体芯片的电极压焊盘与上述多个栓形连线中的一个压在一起并形成电连接，则可以通过简单的方法连接上述连线结构和上述半导体芯片。另外，如果在上述电极压焊盘和与其对应的上述多个栓形连线中的一个之间形成有焊料层或突起电极(stud bump)，可以改善上述电极压焊盘与相应的上述多个栓形连线之一的连接的可靠性。另外，由于上述多个栓形连线包括被上述电极压焊盘所压着的第1栓形连线和高度大于第1栓形连线的第2栓形连线，所以可以通过简单的方法形成在两面具有连接外部端子的连接部分的芯片集成基板。另外，由于该制造方法在上述第3步骤之后还包括对上述导电层中的一层实施形成图案的步骤，所以可以通过简单的方法形成上述连线结构，并且是优选的。另外，如果该制造方法在上述第3步骤之前还包括在上述第1核心基板或上述第2核心基板上层叠绝缘层的步骤，可以在上述第1核心基板和上述第2核心基板之间形成该绝缘层。另外，如果该制造方法在上述第3步骤之前还包括在上述第1核心基板上涂覆底层填料(underfill material)涂层的步骤，可以将半导体芯片和连线结构之间的空间用底层填料所充满。另外，如果将上述半导体芯片隔着芯片高度调整层配置在上述第2核心基板上，可以通过简单的方法形成在其两面具有与外部端子连接的连线结构，因此是优选的。另外，如果该制造方法还包括在上述导电层中的一层的相应部分上形成第1端子连接部分、和经过金属镀层在上述第2栓形连线上形成第2端子连接部分的步骤，以便上述连线结构与外部端子电连接，并可以使芯片集成基板的两面与外部端子连接，因此是优选的。根据本专利技术，可以以低成本提供一种厚度薄的。参考附图并通过以下说明可以理解本专利技术的其它目的和进一步的特征。附图说明图1A是本专利技术的第1实施例的芯片集成基板的剖面示意图。图1B是本专利技术的第1实施例的芯片集成基板的变化例的剖面示意图。图2A是说明第1实施例中形成连线结构的第1步骤的示意图。图2B是说明第1实施例中形成连线结构的第2步骤的示意图。图2C是说明第1实施例中形成连线结构的第3步骤的示意图。图2D是说明第1实施例中形成连线结构的第4步骤的示意图。图2E是说明第1实施例中形成连线结构的第5步骤的示意图。图2F是说明第1实施例中形成连线结构的第6步骤的示意图。图3A是说明第1实施例中形成芯片配置基板的第1步骤的示意图。图3B是说明第1实施例中形成芯片配置基板的第2步骤的示意图。图3C是说明第1实施例中形成芯片配置基板的第3步骤的示意图。图4A是说明第1实施例中形成芯片集成基板的第1步骤的示意图。图4B是说明第1实施例中形成芯片集成基板的第2步骤的示意图。图4C是说明第1实施例中形成芯片集成基板的第3步骤的示意图。图4D是说明第1实施例中形成芯片集成基板的第4步骤的示意图。图4E是说明第1实施例中形成芯片集成基板的第5步骤的示意图。图4F是说明第1实施例中形成芯片集成基板的第6步骤的示意图。图4G是说明第1实施例中形成芯片集成基板的第7步骤的示意图。图4H是说明第1实施例中形成芯片集成基板的第8步骤的示意图。图4I是说明第1实施例中形成芯片集成基板的第9步骤的示意图。图4J是说明第1实施例中形成芯片集成基板的第10步骤的示意图。图4K是说明第1实施例中形成芯片集成基板的第11步骤的示意图。图4L是说明第1实施例中形成芯片集成基板的第12步骤的示意图。图4M是说明第1实施例中形成芯片集成基板的第13步骤的示意图。图4N是说明第1实施例中形成芯片集成基板的第14步骤的示意图。图5A是说明第2实施例中形成连线结构的第1步骤的示意图。图5B是说明第2实施例中形成连线结构的第2步骤的示意图。图5C是说明第2实施例中形成连线结构的第3步骤的示意图。图5D是说明第2实施例中形成连线结构的第4步骤的示意图。图5E是说明第2实施例中形成连线结构的第5步骤的示意图。图5F是说明第2实施例中形成连线结构的第6步骤的示意图。图6A是说明第2实施例中形成芯片配置基板的第1步骤的示意图。图6B是说明第2实施例中形成芯片配置基板的第2步骤的示意图。图6C是说明第2实施例中形成芯片配置基板的第3步骤的示意图。图6D是说明第2实施例中形成芯片配置基板的第4步骤的示意图。图7A是说明第2实施例中形成芯片集成基板的第1步骤的示意图。图7B是说明第2实施例中形成芯片集成基板的第2步骤的示意图。具体实施例方式下面参照附图，说明本专利技术的具体实施方式。第1实施例图1A是芯片集成基板的剖面示意图，其中，根本文档来自技高网...

【技术保护点】
一种集成了半导体芯片（２０５）的芯片集成基板的制造方法，其特征在于，包括以下步骤：第１步骤，在第１核心基板（１０１）上形成用于与所述半导体芯片（２０５）相连接的连线结构；第２步骤，将所述半导体芯片（２０５）配置在第２核心基板 （２０１）上；和第３步骤，将形成有所述连线结构的所述第１核心基板（１０１）结合在设置有所述半导体芯片（２０５）的所述第２核心基板（２０１）上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：町田洋弘，山野孝治，
申请(专利权)人：新光电气工业株式会社，
类型：发明
国别省市：JP[日本]