本发明专利技术提供一种半导体器件。本发明专利技术的半导体器件（１１０）包括多个存储单元块，该存储单元块包括多个存储预定量数据的存储单元。每个存储单元块输入数和输出数为３个以上，且内部具有针对上述存储单元的２个读出地址译码器，将用于向预定的输入地址输出所希望的逻辑值的真值表数据存储于存储单元，作为逻辑电路工作。存储单元与２个读出地址译码器对应地具有２条读出字线，当该２条读出字线双方被施加了电压时，从读出数据线读出此时保存的数据。存储单元块彼此之间连接为来自１个存储单元块的３个以上的输出被输入到３个以上的其他存储单元块。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及能够使存储器作为逻辑电路工作的半导体器件。
技术介绍
以往，LSI ( Large Scale Integration:大规才莫集成)等半导体器件 经过功能设计、逻辑电路设计、晶片制造、以及组装等多道工序制造 而成。并且，上述制造工序适于同一产品的批量生产，但对于多种产 品的少量生产则需要花费成本，因此不适用。因此，开发出FPGA (Field Programmable Gate Array:现场可编 程门阵列)等制造技术，使得即使批量生产单一的半导体器件也能够 在客户端作为不同的产品分开使用。FPGA是指能够在制成后对逻辑 电路进行编程的LSI等半导体器件。但是，FPGA由逻辑电路、布线、开关等多种部件构成，因此存 在需要半导体工艺上的布线层数的多层布线结构或高度的制造技术 的问题。作为其解决办法之 一 ，开发出使存储器作为逻辑电路工作的技术。例如，在专利文献l中公开了有关对多个存储器进行布线连接并 通过向存储器写入预定的真值来作为逻辑电路工作，使得与预定的地 址输入对应地输出预定的数据的半导体器件的技术。另外，在专利文件2中公开了有关在SRAM( Static Random Access Memory:静态随机存取存储器)等存储器中写入真值表数据，将地 址作为输入并将输出作为输出，从而作为逻辑电路工作的半导体器件 的技术。专利文献1:日本特开2003 - 149300号,^才艮专利文献2:日本特开2003 - 224468号公报
技术实现思路
但是，在专利文献1的半导体器件中，存在当改写存储器的真值 时必须重新连接布线的问题。另外，在专利文献2的半导体器件中，以阵列状排列有汇集了多 个存储预定量数据的存储单元的存储单元块，来自 一个存储单元块的 数据仅输出到邻接的4个存储单元块中的2个(例如上下左右中的右 和下)，因此难以作为使数据反馈(返回到原来的存储单元块)的逻 辑电路来工作。另外，还没有考虑到存储单元块的规模(输入数和输 出数)的合理化。因此，鉴于上述问题的存在，本专利技术的目的在于提供一种半导 体器件，它是作为逻辑电路工作的存储器，即使改写存储器的真值也 不需要重新连接布线，另外能够使数据反馈，使存储单元块的规模合 理化。为了解决上述课题，本专利技术的半导体器件包括多个存储单元块， 该存储单元块包括多个用于存储预定量数据的存储单元。并且，各存 储单元块的输入数和输出数为3个以上，在内部具有针对上述存储单 元的2个读出地址译码器，各上述存储单元块被构成为将用于向预 定的输入地址输出所希望的逻辑值的真值表数据存储于存储单元，作 为逻辑电路而工作。存储单元与2个读出地址译码器对应地具有2条 读出字线，当该2条读出字线双方被施加了电压时，从读出数据线读 出此时保存的数据。存储单元块彼此之间连接为来自1个存储单元块 的3个以上的输出被输入到3个以上的其他存储单元块。根据本专利技术，能够提供一种半导体器件，它是作为逻辑电路工作 的存储器，即使改写存储器的真值也不需要重新连接布线，而且能够 使数据反馈，使存储单元块的规模合理化。附固说明图1是半导体器件和信息处理装置的结构图。图2是构成图1的半导体器件110的存储元件即存储单元的结构图。图3是存储单元块的结构图。图4是示出半导体器件110的读出端口连接状况的图。 图5是半导体器件110的内部结构图。 图6是3位加法器的结构例。图7的(a)是存储单元块300的简略图，(b)是在存储单元块 300d、 300e和300f中存4诸的真值表。图8的(a)是存储单元块300的简略图，(b)是在存储单元块 300g、 300j、 300k以及3001中存储的真值表。图9的(a)是存储单元块300的简略图，(b)是在存储单元块 300h、 300i中存储的真值表。图10是示出半导体器件110a的读出端口的连接状况的图。图11是半导体器件110a的内部结构图。据时的处理流程的流程图。图13是能够连续工作的结构的半导体器件的概要图。图14是示出大型存储器和半导体器件110b的结构的概要图。图15是表示半导体器件110b的工作流程的流程图。图16是变形例的半导体器件的概略图。图17是使用了挠性基板的半导体器件的结构图。图18是通过引线接合进行输出反馈的半导体器件等的整体结构图。图19是测试器等的结构图。图20的(a)是通常的CMOS的结构图，(b)是分离了 CMOS 时的结构图，(c)是使用了通常的CMOS的与非电路的结构图，(d) 是本申请的与非电路的结构图。图21是进行磁场连接时的半导体器件等的结构图。符号说明100信息处理装置110半导体器件 200存储单元 201、 202读出字线 211写入字线 221、 222读出数据线 231、 232写入数据线 300存储单元块 301选择线311、 312读出地址i爭码器 401写入/读出电^各 600、 700、 800 A值表 1400大型存储器 1900测试器2101、 2111 /磁场4企测部2102、 2112》兹场产生部 FL挠性基板具体实施例方式以下，参照附图说明本专利技术的实施方式的半导体器件。 图1是半导体器件和信息处理装置的结构图。信息处理装置100 是计算机装置，包括键盘等输入部101、硬盘等存储部102、 RAM (Random Access Memory:随机存取存储器)等存储器103、 CRT (Cathode Ray Tube:阴极射线管)等输出部104、通信装置即通信部 105、以及CPU (Central Processing Unit:中央处理器)等处理部106。 可以在未图示的ROM (Read Only Memory:只读存储器)中保 存在信息处理装置100中生成的位数据(在图12的步骤S1204中后述)。半导体器件110与信息处理装置100的通信部105相连接。半导 体器件110硬件上是与例如通常的SRAM (Static Random Access Memory:静态随机存取存储器)同样的存储装置，细节在图2之后 进行说明。图2是构成图1的半导体器件110的存储元件即存储单元的结构 图。存储单元200包括读出字线201、 202、写入字线211、读出数据 线221、 222、写入数据线231、 232、选通门(gate) 241、 242、 251、 252、 261、 262和触发器271。选通门241、 242、 251、 252、 261、 262由N-MOS ( Negative-Metal Oxide Semiconductor:阴极金属氧化物半导体)构成，也可以耳又而代 之用P-MOS ( Positive-Metal Oxide Semiconductor:阳极金属氧化物半 导体)构成，并且，还可^故成N-MOS和P-MOS的复合4册。此时，通 过根据需要适当变更周边的电路来应对即可。另外，选通门241、 251 等做成所谓的双控制极(double gate)，但也可以用单控制极，使之 具有同样的功能。读出字线201、 202是从外部读出存储单元200的数据时被施加 电压的布线。施加读出字线201的电压时选通门241和选通门242打 开，施加读出字线202本文档来自技高网...
【技术保护点】
一种半导体器件，包括多个存储单元块，该存储单元块包括多个用于存储预定量数据的存储单元， 该半导体器件的特征在于： 各上述存储单元块的输入数和输出数为３个以上，且内部具有针对上述存储单元的２个读出地址译码器，各上述存储单元块被构成为：将用于向预定的输入地址输出所希望的逻辑值的真值表数据存储于上述存储单元，作为逻辑电路而工作， 上述存储单元与上述２个读出地址译码器对应而具有２条读出字线，当该２条读出字线双方被施加电压时，从读出数据线读出此时保存的数据， 上述存储单元块彼此被连接为：使来自１个存储单元块的３个以上的输出被输入至３个以上的其他存储单元块。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：佐藤正幸，
申请(专利权)人：太阳诱电株式会社，
类型：发明
国别省市：JP[日本]
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