金属氧化物半导体场效应晶体管制造技术

本发明专利技术公开一种金属氧化物半导体场效应晶体管，包括：半导体衬底；栅极绝缘介电层，位于所述半导体衬底表面上；栅极，叠加在所述栅极绝缘介电层上表面；源极区域和漏极区域，设置在所述栅极两侧的半导体衬底表面区域中，所述源极区域和漏极区域由沟道区隔开；所述栅极绝缘介电层的第一部分靠近所述漏极区域，第二部分靠近所述源极区域，第一部分的厚度大于第二部分的厚度。本发明专利技术的金属氧化物半导体场效应晶体管靠近源极区域的第二部分厚度较薄，提高了栅极对沟道的控制能力，增加饱和电流，提高器件的驱动能力，也减少器件面积。而靠近漏极区域的第一部分厚度较厚，抑制ＧＩＤＬ效应导致的漏电流。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，具体地说，涉及一种金属氧化物半导体场效 应晶体管。
技术介绍
金属氧化物半导体场效应晶体管(MOSFET)的应用环境日益复杂，需要 在不同电压条件下进行工作，比如在存储器外围电路中，常常需要一个MOSFET 在关断状态下漏极承受一个较高的电压(如12V),而在开启状态时栅 极和漏极都只承受正常的工作电压(如3.3V)。当在漏极施加一个高电压时，由 于栅致漏极泄漏(gate-induced ^drain leakage GIDL )效应，漏极会产生很大的 漏电流，导致器件功耗上升，并且影响器件的工作寿命。GIDL效应导致的漏电流的大小和漏极附近栅极绝缘介电层的厚度有直接 关系，漏极附近栅极绝缘介电层的厚度越大，GIDL效应导致的漏电流越小。因 此，为了解决漏电流问舉，现有的方法把整个MOSFET都使用较厚的栅极绝缘 介电层。但是这种方法有很明显的缺点，即MOSFET的栅极绝缘介电层厚度变 大后，栅极对沟道的控制能力变差，阈值电压升高，导致器件的饱和电流减小。 为了达到需要的驱动能力，器件需要很大的面积。
技术实现思路
本专利技术要解决的技术问题是提供一种金属氧化物半导体场效应晶体管， 在不同电压条件下，提高栅极对沟道控制能力，同时克服金属氧化物半导体场 效应晶体管中存在的漏电流问题。4为解决上述技术问题，本专利技术提供一种金属氧化物半导体场效应晶体管，包括半导体村底；栅极绝缘介电层，位于所述半导体衬底表面上； 栅极，叠加在所述栅极绝缘介电层上表面；源极区域和漏极区域，设置在所述栅极两侧的半导体衬底表面区域中，所 述源才及区i或和漏4及区i或由沟道区隔开；所述栅极绝缘介电层的第一部分靠近所述漏极区域，第二部分靠近所述源 极区域，第一部分的厚度大于第二部分的厚度。进一步的，所述金属氧化物半导体场效应晶体管还包括栅极侧墙，所述栅 极侧墙位于所述栅极两侧。进一步的，所述源极区域与所述沟道区之间、所述漏极区域与所述沟道区 之间设有轻掺杂漏极区(LDD)。进一步的，所述源极区域与所述沟道区之间形成的轻掺杂漏极区和所述漏 极区域与所述沟道区之间形成的轻掺杂漏极区具有不同的掺杂条件。进一步的，所述栅极绝缘介电层的第一部分的厚度范围为3~200纳米。进一步的，所述栅极绝缘介电层的第二部分的厚度范围为1~50纳米。进一步的，所述栅极为N型或P型多晶硅栅极或者金属栅极。进一步的，所述栅极绝缘介电层为硅的氧化物、硅的氮氧化物，Hf02或者 其他高介电常数的介质层。与传统的金属氧化物半导体场效应晶体管相比，本专利技术提出的金属氧化物 半导体场效应晶体管其栅极绝缘介电层第一部分的厚度大于第二部分的厚度， 这种结构的好处是 一靠近源极区域的第二部分厚度较薄，提高了栅极对沟 道的控制能力，增加饱和电流，提高器件的驱动能力，也减少器件面积。二 靠近漏极区域的第一部分厚度较厚，抑制GIDL效应导致的漏电流。附图说明图1为本专利技术实施例中金属氧化物半导体场效应晶体管的结构示意图； 图2为本专利技术实施例中金属氧化物半导体场效应晶体管开启的示意图； 图3为本专利技术实施例中金属氧化物半导体场效应晶体管关断的示意图。具体实施例方式为了更清楚了解本专利技术的
技术实现思路
，特举具体实施例并配合所附图式说明 如下。请参阅图1,图1为本专利技术实施例中的金属氧化物半导体场效应晶体管结构 示意图，该金属氧化物半导体场效应晶体管包括半导体衬底1，在所述半导体衬 底1表面上设置有栅极绝缘介电层2，所述栅极绝缘介电层2为硅的氧化物、硅 的氮氧化物，Hf02或者其他高介电常数的介质层，本实施例中，所述栅极绝缘 介电层2为硅的氧化物二氧化硅。栅极3叠加在栅极绝缘介电层2上表面，所述栅极3为多晶硅栅极。在所 述栅极3两侧的栅极绝缘介电层2上表面设置有栅极側墙4,源极区域5和漏极 区域6设置在所述栅极3两侧的，所述源极区域5和漏极区域6由沟道区(未标 示)隔开。所述栅极绝缘介电层2由两部分组成，第一部分20靠近所述漏极区域6， 第二部分21靠近所述源极区域5，第一部分20的厚度大于第二部分21的厚度。 第一部分20和第二部分21—体成型共同构成所述栅极绝缘介电层2，其中，第 一部分20可选择的厚度范围为1~50纳米，第二部分21可选择的厚度范围为 3-200纳米，长度范围为0.02 1微米。由于所述第一部分20和第二部分21的厚度不同，靠近源极区域5的第二 部分20的厚度较薄，提高所述栅极3对沟道区的控制能力，阈值电压降低，增 加器件的饱和电流，提高了对器件的驱动能力。在保持相同的驱动能力的条件 下，器件所需的芯片面积也得以减少。6参见图2所示，图2为本专利技术实施例中金属氧化物半导体场效应晶体管开 启的示意图。将本实施例中的金属氧化物半导体场效应晶体管应用在闪存器件 里连接字线，当对存储单元进行读取操作时，在源极区域5、漏极区域6、 栅极3分别施加电压为0V、 3.3V、 3.3V,即可在沟道之间形成电流，完成读 取操作。同时，由于厚度变薄，提高了器件的驱动能力，也提高了器件操作 速度，大大改善了器件的性能。由于GIDL效应导致的漏电流只和漏极区域附近的栅极绝缘介电层2的厚度 相关，即该区城的厚度越大，GIDL效应导致的漏电流就越小，因此，在本实施 例中，靠近所述漏极区域6的第一部分20比较厚，4艮好的克服了 GIDL效应导 致的漏电流。参见图3所示，图3为本专利技术实施例中金属氧化物半导体场效应晶体管关 断的示意图。当对存储单元进行擦除操作时，本实施例中的金属氧化物半 导体场效应晶体管的漏极需要连接字线。这种情况下本实施例中的金属氧化物 半导体场效应晶体管的栅极和源极所施加电压为0V,晶体管为关断状态。 但是由于擦除操作需要高电压，漏极需要承受12V的高压。由于漏极附近 的栅极绝缘介电层21的厚度较厚，可以抑制GIDL效应导致的漏电流，从而降 低电路的功耗，并且防止漏极被击穿。这种栅极绝缘介电层第一部分20和第二部分21的厚度不同的结构大大改 善了器件的性能，可以在不同的电压条件下工作，也避免增加了额外的电路或 者器件，简化了电路的设计。在所述源4及区域5与所述沟道区之间、所述漏4及区域6与所述沟道之间设 有轻掺杂漏极区7 (LDD)，所述源极区域5与所述沟道区之间形成的轻掺杂漏 极区7和所述漏极区域6与所述沟道区之间形成的轻掺杂漏极区8具有不同的 掺杂条件。在实际生产过程中，可以根据器件的使用需要施以不同的掺杂浓度、 不同的离子类型、掺杂能量或者任意其中的不同组合而形成不同的轻掺杂漏极 区。在本实施例中，轻掺杂漏极区7使用较重的掺杂浓度以减小源极区域5和轻掺杂漏极区7形成的串联电阻，提高晶体管的饱和电流；轻掺杂漏极区8使 用较轻的掺杂浓度以提高漏极区域6的击穿电压。这种LDD结构可以有效地降低器件的漏端最大电场，有效抑制了热载流子 效应，从而可以减緩器件的退化，延长器件的使用寿命。以上显示和描述了本专利技术的基本原理、主要特征和本专利技术的优点。本行业 的技术人员应该了解，本专利技术不受上述实施例的限制，上述实施例和说明书中 描述的只是说明本专利技术的原理，在不脱离本专利技术精神和范围的前提下本专利技术还 会有各种变化和改进，这些变化和改进都落入要求保护的本专利技术范围内。本发 明要求保护范围本文档来自技高网...

【技术保护点】
一种金属氧化物半导体场效应晶体管，包括：　半导体衬底；　栅极绝缘介电层，位于所述半导体衬底表面上；　栅极，叠加在所述栅极绝缘介电层上表面；　源极区域和漏极区域，设置在所述栅极两侧的半导体衬底表面区域中，所述源极区域和 漏极区域由沟道区隔开；　其特征在于：所述栅极绝缘介电层的第一部分靠近所述漏极区域，第二部分靠近所述源极区域，第一部分的厚度大于第二部分的厚度。

【技术特征摘要】
1. 一种金属氧化物半导体场效应晶体管，包括半导体衬底；栅极绝缘介电层，位于所述半导体衬底表面上；栅极，叠加在所述栅极绝缘介电层上表面；源极区域和漏极区域，设置在所述栅极两侧的半导体衬底表面区域中，所述源极区域和漏极区域由沟道区隔开；其特征在于所述栅极绝缘介电层的第一部分靠近所述漏极区域，第二部分靠近所述源极区域，第一部分的厚度大于第二部分的厚度。2. 如权利要求1所述的金属氧化物半导体场效应晶体管，其特征在于所 述金属氧化物半导体场效应晶体管还包括栅极侧墙，所述栅极侧墙位于所述栅 极两侧。3. 如权利要求1或2所述的金属氧化物半导体场效应晶体管，其特征在于: 所述源极区域与所述沟道区之间、所述漏极区域与所述沟道区之间设有轻掺杂 漏极区。4. 如权利要求...

【专利技术属性】
技术研发人员：孔蔚然，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]