分离的双栅场效应晶体管制造技术

一种具有至少两个栅区的半导体器件。所述器件包括提供：包括表面的衬底、衬底中的源区和衬底中的漏区。所述漏区和源区彼此分开。另外，所述器件包括在表面上的第一栅区、在表面上的第二栅区以及在表面上及第一栅区和第二栅区之间的绝缘区。所述第一栅区和第二栅区由所述绝缘区分开。第一栅区能够在衬底中形成第一沟道。所述第一沟道是从源区到漏区。第二栅区能够在衬底中形成第二沟道。所述第二沟道是从源区到漏区。

【技术实现步骤摘要】

本专利技术指向集成电路。更具体地，本专利技术提供了分离的双栅场效应晶体管。仅仅作为实例，本专利技术已应用于逻辑系统。但将认识到本专利技术具有更广范围的适用性。
技术介绍
集成电路或“IC”已从制造在单片硅上的少数相互连接的器件发展到数百万的器件。当前的IC提供了远超过最初所想象的性能和复杂性。为了实现在复杂性和电路密度(即能够封装在给定芯片面积上的器件数目)上的改进，最小器件特征尺寸，也称为器件“几何形状”，随着每一代IC而变得越来越小。半导体器件现在正制造成具有小于1/4微米宽的特征尺寸。增加电路密度不仅改进了IC的复杂性和性能，而且还提供给顾客较低成本的部件。IC制造设备可花费数亿或甚至数十亿美元。每一种制造设备将有某种晶片生产量，并且每一晶片在其上将有某个数量的IC。因此，通过使单个IC器件更小，就可以在每一晶片上制造更多的器件，从而增加制造设备的产量。使器件更小是很有挑战性的，因为给定工艺、器件布局和/或系统设计经常只对某一特征尺寸起作用。这种限制的一个例子是怎样减小晶体管泄漏电流以及改进晶体管驱动电流。例如，减小晶体管的源-漏电压能够降低有源功率，但这样做经常减小了晶体管驱动电流。晶体管驱动电流可通过减小阈值电压及薄化栅电介质来改善，但这种行为通常提高了晶体管泄漏电流。从以上可知，需要改进的晶体管结构。
技术实现思路
本专利技术指向集成电路。并且更具体地，本专利技术提供了分离的双栅场效应晶体管。仅仅作为实例，本专利技术已应用于逻辑系统。但将认识到本专利技术具有更广范围的适用性。在特定实施例中，本专利技术提供了具有至少两个栅区的半导体器件。所述器件包括包括表面的衬底、衬底中的源区和衬底中的漏区。所述漏区和源区彼此分开。另外，所述器件包括在表面上的第一栅区、在表面上的第二栅区以及在表面上及第一栅区和第二栅区之间的绝缘区。所述第一栅区和第二栅区由所述绝缘区分开。第一栅区能够在衬底中形成第一沟道。所述第一沟道是从源区到漏区。第二栅区能够在衬底中形成第二沟道。所述第二沟道是从源区到漏区。根据另一实施例，具有至少两个栅区的半导体晶体管包括包括表面的衬底、衬底中的源区和衬底中的漏区。所述漏区和源区彼此分开。另外，所述晶体管包括在表面上的第一栅区、在表面上的第二栅区以及在表面上及第一栅区和第二栅区之间的绝缘区。此外，所述晶体管包括第一侧墙(spacer)区。所述第一侧墙区与第一栅区、第二栅区和绝缘区相接触。此外，所述晶体管包括第二侧墙区。所述第二侧墙区与第一栅区、第二栅区和绝缘区相接触。所述第一栅区和第二栅区由所述绝缘区分开。第一栅区能够在衬底中形成从源区到漏区的第一沟道，而第二栅区能够在衬底中形成从源区到漏区第二沟道。所述第一沟道和第二沟道彼此不接触。根据另一实施例，所述具有至少两个栅区的晶体管包括包括表面的衬底、衬底中的源区和衬底中的漏区。所述漏区和源区彼此分开。另外，所述晶体管包括在表面上的第一栅区、在表面上的第二栅区以及在表面上及第一栅区和第二栅区之间的绝缘区。此外，所述晶体管包括第一侧墙区。所述第一侧墙区与第一栅区、第二栅区和绝缘区相接触。此外，所述晶体管包括第二侧墙区。所述第二侧墙区与第一栅区、第二栅区和绝缘区相接触。所述第一栅区和第二栅区由所述绝缘区分开。第一栅区能够在衬底中形成从源区到漏区的第一沟道，而第二栅区能够在衬底中形成从源区到漏区的第二沟道。所述第一沟道和第二沟道彼此不接触。第一沟道与第一沟道长度相关联，而所述第一沟道长度等于或短于200nm。绝缘区与从第一栅区到第二栅区的方向上的宽度相关联，并且所述宽度范围从10nm到10,000nm。通过优于传统技术的本专利技术实现了许多益处。本专利技术的一些实施例提供了新的平面分离双栅晶体管器件。本专利技术的某些实施例提供了可被独立地偏置的双栅。例如，独立的栅偏置能够提供对器件特性如阈值电压、亚阈值摆动和/或饱和漏电流的动态控制。本专利技术的一些实施例可显著减小晶体管泄漏电流。例如，所述减小可达到约67％。在另一个实例中，所述减小可达到约75％。本专利技术的某些实施例能够提供可调节的阈值电压而无需改变栅氧化物的厚度或掺杂轮廓。本专利技术的一些实施例提供了沿所有三维变化的能带。本专利技术的各种附加的目的、特征及优点可参考以下的详细描述及附图而得到更完全地理解。附图说明图1是根据本专利技术的一个实施例的分离的双栅场效应晶体管的简化示意图； 图2是根据本专利技术的另一实施例的分离的双栅场效应晶体管的简化顶视布局图；图3(A)、(B)、(C)和(D)是根据本专利技术的一个实施例的分离的双栅场效应晶体管的简化三维能带图；图4(A)、(B)、(C)、(D)和(E)是显示根据本专利技术的一个实施例的分离的双栅场效应晶体管的电荷、电场及电势分布的简化示意图；图5是显示根据本专利技术的一个实施例的分离的双栅场效应晶体管的作为栅偏置函数的漏电流的简化示意图；图6是显示根据本专利技术的一个实施例的分离的双栅场效应晶体管的作为漏偏置函数的漏电流的简化示意图；图7是显示根据本专利技术的一个实施例的分离的双栅场效应晶体管在弱反型下作为栅偏置函数的漏电流密度的简化示意图；图8是显示根据本专利技术的一个实施例的分离的双栅场效应晶体管的作为栅偏置函数的漏电流的简化示意图；图9是显示根据本专利技术的一个实施例的分离的双栅场效应晶体管的沿着沟道长度方向的横截面的SEM图像的简化示意图；图10是显示根据本专利技术的一个实施例的分离的双栅场效应晶体管的沿着沟道宽度方向的横截面的SEM图像的简化示意图；图11是显示根据本专利技术的一个实施例的分离的双栅场效应晶体管在低漏电压下所测得的作为栅偏置函数的漏电流的简化示意图；图12是显示根据本专利技术的另一实施例的分离的双栅场效应晶体管在低漏电压下所测得的作为栅偏置函数的漏电流的简化示意图；图13是显示根据本专利技术的另一实施例的分离的双栅场效应晶体管在高漏电压下所测得的作为栅偏置函数的漏电流的简化示意图；图14是显示根据本专利技术的另一实施例的分离的双栅场效应晶体管在高漏电压下所测得的作为栅偏置函数的漏电流的简化示意图；图15是显示根据本专利技术的一个实施例的分离的双栅场效应晶体管的所测得的作为漏偏置函数的漏电流的简化示意图；图16是显示根据本专利技术的一个实施例的分离的双栅场效应晶体管的所测得的作为栅偏置函数的亚阈值摆动的简化示意图；图17是根据本专利技术的一个实施例的制造分离的双栅场效应晶体管的简化方法；图18(A)和(B)示出根据本专利技术的一个实施例的形成浅沟槽隔离以制造分离的双栅场效应晶体管的简化方法；图19示出根据本专利技术的一个实施例的形成掺杂阱以制造分离的双栅场效应晶体管的简化方法；图20(A)和(B)示出根据本专利技术的一个实施例的形成分离的栅区以制造分离的双栅场效应晶体管的简化方法；图21示出根据本专利技术的一个实施例的形成LDD区和侧墙区以制造分离的双栅场效应晶体管的简化方法；图22示出根据本专利技术的一个实施例的形成重掺杂的源区及重掺杂的漏区以制造分离的双栅场效应晶体管的简化方法；图23(A)、(B)和(C)示出根据本专利技术的一个实施例的形成分离的双栅以制造分离的双栅场效应晶体管的简化方法；图24(A)、(B)和(C)示出根据本专利技术的一个实施例的形成自对准硅化物层及绝缘层以制造分离的双栅场效应晶体管的简化方法；图25示出根据本专利技术的一个实施例的形成层间电本文档来自技高网...

【技术保护点】
一种具有至少两个栅区的半导体器件，所述器件包括：包括表面的衬底；所述衬底中的源区；所述衬底中的漏区，所述漏区和源区彼此分开；在所述表面上的第一栅区；在所述表面上的第二栅区；在所述表面上及所述第一栅区和第二栅区之间的绝缘区；其中：所述第一栅区和第二栅区由所述绝缘区分开；所述第一栅区能够在所述衬底中形成第一沟道，所述第一沟道从所述源区到漏区；所述第二栅区能够在所述衬底中形成第二沟道。所述第二沟道从所述源区到漏区。

【技术特征摘要】
1.一种具有至少两个栅区的半导体器件，所述器件包括包括表面的衬底；所述衬底中的源区；所述衬底中的漏区，所述漏区和源区彼此分开；在所述表面上的第一栅区；在所述表面上的第二栅区；在所述表面上及所述第一栅区和第二栅区之间的绝缘区；其中所述第一栅区和第二栅区由所述绝缘区分开；所述第一栅区能够在所述衬底中形成第一沟道，所述第一沟道从所述源区到漏区；所述第二栅区能够在所述衬底中形成第二沟道。所述第二沟道从所述源区到漏区。2.权利要求1的器件，其中所述第一沟道和第二沟道彼此不接触。3.权利要求1的器件是晶体管，所述晶体管包括所述源区、所述漏区、所述第一栅区和所述第二栅区。4.权利要求1的器件，还进一步包括第一电介质层，所述第一电介质层直接在所述表面上，所述第一栅区直接在所述第一电介质层上。5.权利要求4的器件，还进一步包括第二电介质层，所述第二电介质层直接在所述表面上，所述第二栅区直接在所述第二电介质层上。6.权利要求5的器件，其中所述第一电介质层和第二电介质层分别是电介质层的第一部分和第二部分。7.权利要求6的器件，其中所述电介质层直接在所述表面上；所述绝缘区直接在所述电介质层上。8.权利要求1的器件，还进一步包括第一侧墙区，所述第一侧墙区与所述第一栅区、第二栅区和绝缘区直接接触；第二侧墙区，所述第二侧墙区与所述第一栅区、第二栅区和绝缘区直接接触。9.权利要求8的器件，其中所述第一侧墙区和第二侧墙区的每一个定位在所述表面上；所述第一侧墙区和第二侧墙区彼此不直接接触。10.权利要求1的器件，其中所述衬底包括半导体材料。11.权利要求10的器件，其中所述半导体材料是硅。12.权利要求1的器件，其中所述源区和漏区的每一个掺杂为n型。13.权利要求1的器件，其中所述源区和漏区的每一个掺杂为p型。14.权利要求1的器件，其中所述第一栅区包括多晶硅。15.权利要求1的器件，其中所述第一沟道与第一沟道长度相关联，所述第一沟道长度范围从10nm到10,000nm。16.权利要求15的器件，其中所述第一沟道长度基本等于0.18μm。17.权利要求1的器件，其中所述绝缘区包括电介质材料。18.权利要求17的器件，其中所述电介质材料是从包括氧化硅、氮化硅和氧氮化硅的组中所选择的。19.权利要求1的器件，其中所述绝缘区与从所述第一栅区到第二栅区的方向上的宽度有关，所述宽度范围从10nm到10,000nm。20.一...

【专利技术属性】
技术研发人员：肖德元，陈国庆，陈良成，李若加，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]