本发明专利技术提出一种半导体存储器件，包括源极、漏极、沟道区、控制栅、浮栅、源极多晶硅、字线，其中沟道区位于源极和漏极之间，源极多晶硅位于源极上方，字线位于沟道区上方，浮栅位于字线和源极多晶硅之间，控制栅位于浮栅上方，所述控制栅和字线之间具有绝缘介质层，所述绝缘介质层为氧化硅／氮化硅复合结构偏移式介质层。本发明专利技术提出的半导体存储器件，其能够减小控制栅和浮栅之间的长度差，提高控制栅和浮栅之间的耦合率，从而提高器件的性能。
【技术实现步骤摘要】
本专利技术涉及半导体存储器件领域，且特别涉及一种能够提高控制栅和浮栅 之间耦合率的分斥册式闪存。
技术介绍
随着技术的发展和在数据与代码存储方面需求的增加，电可擦写可编程存储器，(EEPROM)因为其可编程可擦写的优点得到了日益广泛的应用，作为闪 存的一种，由于其擦写速度和易用性在半导体领域中得到越来越多的使用。一 般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其 特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势， 因此分栅式结构由于具有高的编程效率，不会被过擦除，，等优点，应用尤为 广泛。对于现有的分栅式闪存产品，提高控制栅和浮4册之间的耦合率可以大幅 提高器件的性能。但是在不断缩小的器件尺寸的情况下，如何保证各个电压端 之间的电学隔离，特别是两个高压端字线和控制栅之间的电学隔离，同时提高 浮栅的耦合率就显得更为关键。,请参考图1,图1所示为现有技术中具有氧化偏移式介质层的分栅式闪存结 构示意图，其包括源极IO、漏极20、沟道区30、长度为a的控制栅70、长度 为b的浮栅60、源极多晶硅40、字线50。字线50和控制栅70之间的电学隔离 是通过隧穿氧化层和偏移式介质层80来达到。偏移式介质层80不但承担了字 线50和控制# 70之间的电学隔离，它的厚度还决定了控制栅70和浮栅60之 间的长度差，即b-a。 a和b的长度决定控制栅70和浮栅60之间的耦合率，控 制栅70和浮栅60之间长度越接近耦合率就越大，器件的编程和擦除性能就越 好。对于氧化介质层80结构，在隧穿氧化层淀积前的清洗，会侵蚀氧化介质层 80的侧壁，从而造成侧壁的氧化介质层80会被减薄，但是为了达到字线50和 控制,70之间的电学隔离，氧化偏移式介质层80的淀积就必须达到一定的厚度，然而氧化偏移式介质层80的加厚会降低控制栅70和浮栅60之间的耦合率， 从而降低了器件的性能。
技术实现思路
本专利技术提出一种半导体存储器件，其能够减小控制栅和浮栅之间的长度差， 提高控制栅和浮栅之间的耦合率，从而提高器件的性能。为了达到上述目的，本专利技术提出一种半导体存储器件，包括源极、漏极、 沟道区、控制栅、浮栅、源极多晶硅、字线，其中沟道区位于源极和漏极之间， 源极多晶硅位于源极上方，字线位于沟道区上方，浮栅位于字线和源极多晶硅 之间，控制栅位于浮栅上方，所述控制栅和字线之间具有绝缘介质层，所述绝 缘介质层为氧化硅/氮化硅复合结构偏移式介质层。进一步的，所述半导体存储器件为分4册式闪存。'进一步的，所述控制栅的长度小于所述浮栅的长度。进一步的，所述氧化硅/氮化硅复合结构偏移式介质层靠近字线的一侧为氮 化硅层。进一步的>所述氧化硅/氮化硅复合结构偏移式介质层的厚度为lnm-100nm。 本专利技术提出的基于分栅式闪存的氧化硅/氮化硅复合结构(ON结构)偏移 式介质层，使用这种结构来代替现有技术中的氧化偏移式介质层，在保持字线 和控制栅之间电学隔离性能不变的情况下，可以使偏移式介质层的淀积厚度更 薄，从而减小了控制栅和浮栅之间的长度差，提高了控制栅和浮栅之间的耦合 率，器件的性能也能大幅提高。该结构只简单改变偏移式介质层的淀积，对其 他工艺没有影响，这种ON结构偏移式介质层的工艺可以很简单融入到现有的 工艺中。附图说明图1所示为现有技术中具有氧化偏移式介质层的分栅式闪存结构示意图。 图2所示为本专利技术较佳实施例的分栅式闪存结构示意图。具体实施例方式4为了更了解本专利技术的
技术实现思路
，特举具体实施例并配合所附图式说明如下。 本专利技术提出一种半导体存储器件，其能够减小控制栅和浮栅之间的长度差， 提高控制栅和浮栅之间的耦合率，从而提高器件的性能。再请参考图2，图2所示为本专利技术较佳实施例的分栅式闪存结构示意图。本 专利技术提出的半导体存储器件，包括源极100、漏极200、沟道区300、长度为a 的控制栅700、长度为b的浮栅600、源极多晶硅400、字线500,其中沟道区 300位于源极100和漏极200之间，源极多晶硅400位于源极100上方，字线 500位于沟道区300上方，浮栅600位于字线500和源极多晶硅400之间，控制 栅700位于浮4册600上方，所述控制栅700和字线500之间具有绝缘介质层800, 所述绝缘介质层800为氧化硅/氮化硅复合结构偏移式介质层，其中所述氧化硅/ 氮化硅复合结构偏移式介质层靠近字线的一侧为氮化硅层，所述氧化硅/氮化硅 复合结构偏移式介质层的厚度为lnm-100nm,所述控制栅700的长度a小于所 述浮栅600的长度b,所述半导体存储器件为分栅式闪存。在本专利技术较佳实施例中，ON结构偏移式介质层与氧化介质层的区别在于使 用氧化硅和氮化硅的复合结构来替代原来的一层氧化硅结构。由于是ON结构， 在偏移式介质层蚀刻之后，偏移式介质层的侧壁的外层是氮化硅，所以在后续 的清洁步骤，.包括隧穿氧化层淀积前的清洗过程中，侧壁的偏移式介质层都不 会被侵蚀，能够保持原来的形状，从而可以保持较好的控制栅和浮栅之间的电 学隔离，同时由于在清洗步骤中偏移式介质层的厚度没有损失，所以ON结构 偏移式介质层的淀积厚度可以大大小于氧化偏移式介质层。从而能获得较小的 控制栅和浮栅的长度差，即b-a。由于控制栅和浮栅的长度比较接近，这样就能 获得较高的耦合率，器件的性能会被大幅提升。'虽然本专利技术已以较佳实施例揭露如上，然其并非用以限定本专利技术。本专利技术 所属
中具有通常知识者，在不脱离本专利技术的精神和范围内，当可作各 种的更动与润饰。因此，本专利技术的保护范围当视权利要求书所界定者为准。本文档来自技高网...
【技术保护点】
一种半导体存储器件，包括源极、漏极、沟道区、控制栅、浮栅、源极多晶硅、字线，其中沟道区位于源极和漏极之间，源极多晶硅位于源极上方，字线位于沟道区上方，浮栅位于字线和源极多晶硅之间，控制栅位于浮栅上方，其特征在于所述控制栅和字线之间具有绝缘介质层，所述绝缘介质层为氧化硅／氮化硅复合结构偏移式介质层。
【技术特征摘要】
1. 一种半导体存储器件，包括源极、漏极、沟道区、控制栅、浮栅、源极多晶硅、字线，其中沟道区位于源极和漏极之间，源极多晶硅位于源极上方，字线位于沟道区上方，浮栅位于字线和源极多晶硅之间，控制栅位于浮栅上方，其特征在于所述控制栅和字线之间具有绝缘介质层，所述绝缘介质层为氧化硅/氮化硅复合结构偏移式介质层。2. 根据权利要求l所述的半导体存储器件，其特征在于所述...
【专利技术属性】
技术研发人员：顾靖，张博，张雄，孔蔚然，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]
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