半导体器件制造技术

一种形成一块芯片上的所有场效应管具有相同Ｖｐ值的半导体器件包括：在主上有第一区和第二区的半导体衬底；在主表面的第一区形成的第一场效应管，它有排列成多行的第一栅极和第一总栅宽度，第一栅极各自形成第一机极长度和第一栅极宽度；在主表面的第二区形成的第二场效应管，它有排列成多行的第二栅极和小于第一总栅宽度的第二总机宽度，第二栅极各自形成与第一栅极长度基本上相等的第二栅极长度和与第一栅极宽度基本上相等的第二栅极宽度。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】
本申请要求享有1996年7月8日在日本提交的系列号为177864/1996的申请的优先权，本申请包括其主要内容。本专利技术涉及半导体器件，更具体地说涉及功率场效应管(FET)的布图。在普通的半导体器件中，大功率FET和中功率FET各自做成单芯片的分立器件。然后在电路衬底上连接起来。这些FET的栅宽度根据所用的频率和电源而变。例如，在900MHz蜂窝式电话系统的情况下，大功率FET的栅宽度大约为10毫米，而中功率FET的栅宽度大约为3毫米。各种FET的栅宽度通常彼此不同。图4(a)是表示现有技术的大功率FET的平面图。图4(b)是表示现有技术的具有同样栅宽度的中功率FET的平面图。参考图4(a)，大功率FET包括在半导体芯片C41上形成的多个源焊盘S41-S44，多个栅焊盘G41-G43，多个漏焊盘D41-D44，和多个栅极F41。多个源焊盘S41-S44和多个栅焊盘G41-G43交错地排成一列，并且栅F41把它们与多个漏焊盘D41-D44隔开。栅极F41的栅宽度设为L41。参考图4(b)，中功率FET包括在半导体芯片C43上形成的多个源焊盘S47、S48，栅焊盘G45，多个漏焊盘D47、D48和多个栅极F42。多个源焊盘S47、S48和栅焊盘G45交错地排成一列，并且栅F42把它们与漏焊盘D47、D48隔开。栅极F42的栅宽度设为短于L41的L42。根据现有技术，因为大功率FET和中功率FET有各自不同的栅宽度，即使在用来形成FET的导电层的注入条件和凹槽(recess)状况相同的情况下，每个FET的夹断电压(Vp)也彼此不同。本专利技术的一个目的是提供一种在一个芯片上的所有FET都具有相同的Vp的半导体器件，从而易于控制工艺过程和易于构成FET的控制电路。根据本专利技术的一个方面，为了达到上述目的，提供一种半导体器件，它包括半导体衬底，它在主表面上有第一区域和第二区域。在第一区域的主表面上形成的第一场效应管，第一场效应管有排列成多行的第一栅和第一总栅宽度，所述第一栅各自形成第一栅长度和第一栅宽度；和在第二区域的主表面上形成的第二场效应管，第二场效应管有排列成多行的第二栅和小于第一总栅宽度的第二总栅宽度，所述第二栅各自形成与第一栅长度基本上相同的第二栅长度和与第一栅宽度基本上相同的第二栅宽度。根据本专利技术的另一方面，为了达到上述目的，提供一种半导体器件，它进一步包括第一多个源焊盘和第一多个栅焊盘，它们共同连接到在一侧的第一栅之间，并且形成在接近共同连接部的主表面上；第一多个漏焊盘，它们设置在与第一多个源焊盘和第一多个栅焊盘相对的地方，并且形成在整个第一栅的主表面上；第二多个源焊盘和第二多个栅焊盘，它们共同连接到在一侧的第二栅之间，并且形成在接近共同连接部的主表面上；第二多个漏焊盘，它们设置在与第二多个源焊盘和第二多个栅焊盘相对的地方，并且形成在整个第二栅的主表面上。根据本专利技术的一个方面，为了达到上述目的，提供一种半导体器件，其中，第一多个源焊盘中的最接近第二多个漏焊盘的那个源焊盘，与第二多个源焊盘中的最接近第二多个漏焊盘的那个源焊盘电连接。虽然在所附权利要求书中具体地指出本专利技术的要点、并且清楚地对其提出权利要求，但是，从以下结合附图所进行的详细描述，将会更好地理解本专利技术及其目的、特征和优点，附图中附图说明图1是表示本专利技术第一实施例的半导体器件的平面图。图2是表示本专利技术第二实施例的半导体器件的平面图。图3是表示本专利技术第三实施例的半导体器件的平面图。图4是表示根据现有技术的功率FET的平面图。A.第一实施例下面将结合附图详细描述根据本专利技术的半导体器件的第一实施例。图1是表示本专利技术第一实施例的半导体器件的平面图。如图1所示，该半导体器件包括大功率FET和中功率FET。所述大功率FET和所述中功率FET形成在半导体芯片C1上。大功率FET包括第一栅-源焊盘，它有多个源焊盘S11-S14和多个栅焊盘G11-G13；多个漏焊盘D11-D14；以及设置在第一栅-源焊盘与多个漏焊盘D11-D14之间的多个栅极F11，它们都形成在半导体芯片CI上。多个源焊盘S11-S14和多个栅焊盘G11-G13交错地排布在半导体芯片C1上。栅极F11有栅宽度L11。栅极F11在其一端共同连接起来。栅极F11形成梳形结构。该栅极的共同连接端与第一栅-源焊盘相对。此外，中功率FET包括第二栅-源焊盘，它有多个源焊盘S15，S16和栅焊盘G14；多个漏焊盘D15，D16；以及设置在第二栅-源焊盘与多个漏焊盘D15，D16之间的多个栅极F12，它们都形成在半导体芯片C1上。多个源焊盘S15，S16和栅焊盘G14交错地排布在半导体芯片C1上。栅极F12有与栅极F11的栅宽度L11相同的栅宽度L12。栅极F12在其一端共同连接起来。栅极F12形成梳形结构。该栅极的共同连接端与第二栅-源焊盘相对。此外，大功率FET和中功率FET彼此分开设置。第一栅-源焊盘、多个源焊盘S15，S16和栅焊盘G14在半导体芯片CI的一侧形成。而多个漏焊盘D11-D14和D15，D16在半导体芯片CI的另一侧形成。相应地，本专利技术的第一实施例的半导体器件的形成在同一芯片上的所有FET能够具有相同的Vp。B.第二实施例图2是表示本专利技术第二实施例的半导体器件的平面图。如图2所示，该半导体器件包括大功率FET和中功率FET。所述大功率FET和所述中功率FET形成在半导体芯片C2上。大功率FET包括第一栅-源焊盘，它有多个源焊盘S21-S24和多个栅焊盘G21-G23；多个漏焊盘D21-D24；以及设置在第一栅-源焊盘与多个漏焊盘D21-D24之间的多个栅极F21，它们都形成在半导体芯片C2上。多个源焊盘S21-S24和多个栅焊盘G21-G23交错地排布在半导体芯片C2上。栅极F21有栅宽度L21并且在其一端共同连接起来。栅极F21形成梳形结构。该栅极的共同连接端与第一栅-源焊盘相对。此外，中功率FET包括第二栅-源焊盘，它有多个源焊盘S25，S26和栅焊盘G24；多个漏焊盘D25，D26；以及设置在第二栅-源焊盘与多个漏焊盘D25，D26之间的多个栅极F22，它们都形成在半导体芯片C2上。多个源焊盘S25，S26和栅焊盘G24交错地排布在半导体芯片C2上。栅极F22有与栅极F21的栅宽度L21相同的栅宽度L22。栅极F22在其一端共同连接起来并且形成梳形结构。该栅级的共同连接端与第二栅-源焊盘相对。此外，大功率FET和中功率FET彼此分开设置。第一栅-源焊盘、和漏焊盘D25，D26在半导体芯片C2的一侧形成。而漏焊盘D21-D24、源焊盘S25，S26和栅焊盘G24在半导体芯片C2的另一侧形成。相应地，本专利技术的第二实施例的半导体器件的形成在同一芯片上的所有FET能够具有相同的Vp，并且容易制造FET之间的匹配电路。C.第三实施例图3是表示本专利技术第三实施例的半导体器件的平面图。如图3所示，该半导体器件包括大功率FET和中功率FET。所述大功率FET和所述中功率FET形成在半导体芯片C3上。大功率FET包括第一栅-源焊盘，它有多个源焊盘S31-S34和多个栅焊盘G31-G33；多个漏焊盘D31-D34；以及设置在第一栅-源焊盘与多个漏焊盘D31-D34之间的多个栅极F31，它们本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于包括：在主表面上有第一区和第二区的衬底；在主表面的第一区中形成的第一场效应管，第一场效应管有排列成多行的第一栅极和第一总栅宽度，所述第一栅极各自形成第一栅极长度和第一栅极宽度；和在主表面的第二区中形成的 第二场效应管，第二场效应管有排列成多行的第二栅极和小于第一总栅宽度的第二总栅宽度，所述第二栅极各自形成与第一栅极长度基本上相等的第二栅极长度和与第一栅极宽度基本上相等的第二栅极宽度。

【技术特征摘要】
JP 1996-7-8 177864/961.一种半导体器件，其特征在于包括在主表面上有第一区和第二区的衬底；在主表面的第一区中形成的第一场效应管，第一场效应管有排列成多行的第一栅极和第一总栅宽度，所述第一栅极各自形成第一栅极长度和第一栅极宽度；和在主表面的第二区中形成的第二场效应管，第二场效应管有排列成多行的第二栅极和小于第一总栅宽度的第二总栅宽度，所述第二栅极各自形成与第一栅极长度基本上相等的第二栅极长度和与第一栅极宽度基本上相等的第二栅极宽度。2.如权利要求1的半导体器件，其特征在于进一步包括第一多个源焊盘和第一多个栅焊盘，它们共同连接到在一侧的第一栅，并且形成在接近共同连接部的主表面上；第一多个漏...

【专利技术属性】
技术研发人员：甲斐靖二，山本寿浩，伊东昌章，田中幸太郎，
申请(专利权)人：冲电气工业株式会社，
类型：发明
国别省市：JP[日本]