半导体器件制造技术

在此提供一种半导体器件，其能够防止其上面的电感器元件的性能下降。一个高电阻区域被提供在形成于该半导体基片上的电感器元件的下方。该高电阻区域被形成为比ｐ沟道和ｎ沟道ＭＯＳ晶体管更深，因此防止由于在电感器元件所产生的磁通量而导致涡电流的感应。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，例如用于从几MHz至几GHz的频带中的蜂窝式电话、PDA(个人数字助理)等等，以及用于制造半导体器件的方法，特别涉及包括双极型器件、MOS器件以及其他带有电感器元件这样的被动元件的其他主动元件的半导体器件，及其制造方法。
技术介绍
通常，通过把电感器、电容器或其他被动元件与主动元件一同安装在一个电子电路板上而形成一个电子电路装置。但是，非常需要减小电子电路装置的尺寸、厚度或重量，特别对于移动电话和PDA来说尤其如此。为了满足这种需要，人们对于进一步增加电子电路装置的紧凑性和集成度已经进行了研究和开发。作为增加封装密度的一种方法，已经开发出MMIC(单片微波集成电路)。该MMIC是一个通过在半导体工艺中集成的形成例如晶体管这样的主动元件和例如电阻器和电感器这样的被动元件而获得的高频集成电路。图1为形成有电感器元件的现有技术的CMOS器件的透视图。参见图1，CMOS器件100包括形成在一个半导体基片的101上的MOS晶体管102和元件分离区103、形成在该半导体基片101上并且连接到MOS晶体管102的互连结构104、以及以螺旋的形状形成在该互连结构104上的电感器元件105。通过按照这种方式把电感器元件形成在CMOS之上，与附加一个外部电感器相比可以获得较高的集成度，因此这适用于移动电话。转到要由本专利技术所解决的问题，众所周知电感器元件的Q值(品质因数)越高则其性能越高。但是，例如如果电器元件105形成在CMOS器件100之上，由于电感器元件105和半导体基片101之间的电耦合和电容耦合，电感器元件105的Q值降低。例如，如图2中所示，如果半导体基片101的电阻率较低，则由电感器元件105所产生的磁场在半导体基片101中感应涡电流。在我电流在妨碍由电感器元件所产生的磁场变化的方向流动，因此降低Q值。为了解决该问题，存在有一种方法涉及降低基片的电阻率，以增加电感器元件的Q值。图3示出电感器元件的Q值与该基片的电阻率之间的关系。参见图3，可以清楚地看出当基片的电阻率增加时Q值增加。但是，例如在CMOS制造工艺中，由于杂质元素被注入并且在半导体基片中扩散，以形成杂质扩散区，例如阱区；在这些区域中的电阻率减小，并且容易感应涡电流。在下文中，作为一个例子，将描述CMOS器件的制造工艺。图4A至4C示出CMOS器件的制造工艺。在图4A所示的步骤中，通过STI，二氧化硅被埋入硅基片111，其具有例如1kΩ·cm的基片电阻率，并且形成具有300纳米的深度的元件隔离区112，以分离器件区113A和113B。另外，在图4A所示的步骤中，通过光刻处理，一个器件区113B被光刻胶所覆盖。然后通过离子注入，把p型掺杂剂离子B+加速到300keV，并且以1×1013cm-2的密度注入到其他器件区113A，以形成一个p阱区114。接着，除去光刻胶，并且通过使用一个与在上述光刻步骤中所使用的掩膜相反的掩膜，覆盖用于p阱区114和其他部分的器件区113A按照相同的方式，把n型掺杂剂离子P+注入，以形成一个n阱区115。请注意，一个杂质扩散区116也形成在未被覆盖的区域112C之下。接着，在图4B所示的步骤中，一个栅氧化膜117被淀积在该器件区之上具有2纳米的厚度，一个多晶硅薄膜被淀积为具有180纳米的厚度，然后通过光刻处理形成栅极118。另外，在如图4B所示的步骤中，形成100纳米厚的二氧化硅膜，并且通过RIE(反应离子蚀刻)执行腐蚀，以形成侧壁119。接着，按照与形成在阱区相同的方式，注入掺杂剂离子，以形成源区和漏区120。接着，在如图4C所示的步骤中，形成层间绝缘膜121和插塞122以及互连层123。然后，通过CMP(化学机械抛光)执行抛光和平整，以形成多层互连结构。在如图4C所示的步骤中，另外通过在多层互连结构上执行溅射以淀积由铝或其他金属所制成的150纳米厚的薄膜，并且通过光刻和干法蚀刻形成螺旋状的电感器元件124。按照这种方式，形成在其表面上具有一个电感器元件的CMOS器件。如图4A中所示，当注入B+掺杂剂离子时，由于正好在该电感器元件124下方的元件分离区112C不被覆盖，并且杂质扩散区116还形成在该元件分离区112C的下方。尽管在固有状态的半导体基片111具有高电阻率，但是在这样的杂质扩散区中，该半导体基片111变为导电。从而在该元件分离区112C，由电感器元件124所产生的AC(交流)磁场感应涡电流。当涡电流在妨碍磁场变化的方向上流动时，导致上述问题，即Q值减小。
技术实现思路
相应地，本专利技术的一般目的是解决现有技术的上述问题。本专利技术的一个更加具体的目的是提供一种半导体器件，其能够抑制和防止由于电感器元件的磁场所感应的涡电流，因此能够防止电感器元件的性能下降，以及提供一种用于制造该半导体器件的方法。为了实现上述目的，根据本专利技术第一方面，在此提供一种半导体器件，其中包括具有预定基片电阻率的半导体基片、形成在该半导体基片中的器件区、形成在该器件区中的杂质扩散区、形成在该半导体基片的第一表面上的一个电感器元件；以及形成在与该电感器元件相面对的半导体基片中的一个高电阻区域，其具有比该半导体基片的电阻率更高的电阻率。根据上述专利技术，通过在面对该电感器元件的半导体基片中，换句话说，在该电器元件中形成一个高电阻区域，由于该高电阻区域的高电阻率，从而在该电感器元件下方的电感器元件的磁场不会感应涡电流。最好，该高电阻区域相对于该半导体基片的第一表面形成在远离杂质扩散区的一个位置处。根据上述专利技术，由于该高电阻区域被形成在相对于在半导体基片的表面远离杂质扩散区的位置处，换句话说，相对于在半导体基片的表面比该杂质扩散区更加深入在该半导体基片中，杂质扩散区布线层在高电阻区域的下方，因此该去的电阻率比杂质扩散区的电阻率更高。因此，即使在高电阻区的下方也难以出现涡电流的感应，这样防止由于涡电流感应所造成的电感器元件的性能下降。最好，按照这样的方式形成高电阻区域，使得没有任何所述杂质区存在于所述高电阻区域和具有基片电阻率的所述半导体基片区之间。根据上述专利技术，在此没有任何形成在该半导体基片中的高电阻区域下方的杂质扩散区。因此，在具有比杂质区更高的电阻率的半导体基片中不容易出现涡电流的感应，这样能够防止由于涡电流的感应所造成的电感器元件的性能下降。最好，高电阻区域包括凹槽。由于在高电阻区域中的凹槽，即使在该区域中产生涡电流，该涡电流被分割。另外，该高电阻区域具有一个多孔部分。由于多孔材料提供复杂形状的空间，应是涡电流难以在该材料中形成一个闭合的电路，因此涡电流的感应被抑制。最好，一个凹陷部分形成在与所述电感器元件相面对的半导体基片的第二表面上。根据上述专利技术，一个凹陷部分形成在与所述电感器元件相面对的半导体基片的第二表面上，例如，在该半导体基片的后表面上。因此，在出现涡电流感应的半导体基片的体积被减小，从而抑制涡电流。这样防止由于涡电流感应所造成的电感器元件的性能下降。为了实现上述目的，根据本专利技术第二方面，在此提供一种用于制造半导体器件的方法，其中包括如下步骤在一个半导体基片中形成一个高电阻区域，所述高电阻区域具有比该半导体基片的电阻率更高的电阻率，在形成于该高电阻区域周围的器件区中形成一个晶体管，以及在该高电阻区域上形本文档来自技高网...

【技术保护点】
一种半导体器件，其中包括： 具有预定基片电阻率的半导体基片； 形成在该半导体基片中的器件区； 形成在该器件区中的杂质扩散区； 形成在该半导体基片的第一表面上的一个电感器元件；以及 形成在与该电感器元件相面对的半导体基片中的一个高电阻区域，其具有比该半导体基片的电阻率更高的电阻率。

【技术特征摘要】
JP 2002-7-4 196118/20021.一种半导体器件，其中包括具有预定基片电阻率的半导体基片；形成在该半导体基片中的器件区；形成在该器件区中的杂质扩散区；形成在该半导体基片的第一表面上的一个电感器元件；以及形成在与该电感器元件相面对的半导体基片中的一个高电阻区域，其具有比该半导体基片的电阻率更高的电阻率。2.根据权利要求1所述的半导体器件，其中按照这样的方式形成高电阻区域，使得没有任何所述杂质区存在于所述高电阻区域和具有基片电阻率的所述半导体基片区之间。3.根据权利要求1所述的半导体器件，其中所述高电阻区域相对于该半导体基片的第一表面形成在远离杂质扩散区的一个位置处。4.根据权利要求1所述的半导体器件，其中所述高电阻区域包括凹槽。5.根据权利要求1所...

【专利技术属性】
技术研发人员：吉村鉄夫，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]