一种集成电路结构及制造方法技术

本发明专利技术提供一种集成电路结构及制造方法，包括：在半导体衬底上形成隔离场区域；在衬底表面上形成栅电介质层；在栅电介质层上形成栅电极；形成光刻胶且覆盖于主动区域上；选择性地蚀刻虚拟图案；选择性地蚀刻虚拟衬底；接着移除光刻胶；在沿着该栅电极与该栅电介质层的相对边墙上形成一对间隙壁；在衬底表面上形成源极和漏极；在栅电极、源极和汲极上形成硅化金属；随后形成内层电介质层；接着形成一接触开口及金属线路。本发明专利技术利用ＣＭＰ平坦化处理，其并不会在金属线路与虚拟图案之间伴随增加寄生电容。

【技术实现步骤摘要】

本专利技术涉及一种集成电路，且特别涉及一种利用虚拟图案(dummypatterns)来形成的集成电路。较特别的是本专利技术涉及一种形成集成电路的方法，其不具有虚拟图案所产生的寄生电容。
技术介绍
化学机械研磨法(Chemical Mechanical Polish，CMP)为一种用以平坦化半导体晶片的处理。CMP采取物理上及化学上两者协同作用的力量以平坦化晶片。当晶片被支撑于垫上时，借由施加一负载力量至晶片后方而完成。当含有研磨液及易反应的化学物的研磨液通过下方时，垫和晶片两者接着被依相反方向旋转。CMP为一种真正达到整个衬底上整体的平坦化的方法。借由CMP处理来研磨薄膜中存在的图案效应己广为人知。由于不同的图案密度及图案尺寸一致性的降低，将出现一种微负载效应(micro-loadingeffect)问题。此微负载效应有关的现象发生于同时蚀刻或研磨高图案密度及低图案密度的区域。由于从一区域至另一区域的薄膜上不同的蚀刻/研磨率，借由蚀刻/研磨处理，大量的反应将形成局部地密集或稀疏，并且反应物质的大量对流将造成蚀刻率的不一致性。有效图案密度中的大量变动己显示将会导致显著且不期望的后研本文档来自技高网...

【技术保护点】
一种集成电路结构，至少包含：半导体衬底，具有上表面；隔离场区域，由该衬底的该上表面延伸进入该衬底而形成；虚拟衬底区域，借由该隔离场区域分开，其中该虚拟衬底区域具有由该衬底上表面凹入的上表面；通常的主动区域，借 由该隔离场区域分开，其中该通常主动区域具有实质上与该衬底的上表面成共面的表面；栅电介质层，形成于该衬底的上表面上，以及该通常主动区域中；以及栅电极，形成于该栅电介质层上。

【技术特征摘要】
US 2004-6-25 10/877,4411.一种集成电路结构，至少包含半导体衬底，具有上表面；隔离场区域，由该衬底的该上表面延伸进入该衬底而形成；虚拟衬底区域，借由该隔离场区域分开，其中该虚拟衬底区域具有由该衬底上表面凹入的上表面；通常的主动区域，借由该隔离场区域分开，其中该通常主动区域具有实质上与该衬底的上表面成共面的表面；栅电介质层，形成于该衬底的上表面上，以及该通常主动区域中；以及栅电极，形成于该栅电介质层上。2.如权利要求1所述的集成电路结构，还包含一对间隙壁，形成于沿着该栅电极与该栅电介质层的相对边墙上；源极区域和漏极区域，形成于邻接该栅电极的该通常主动区域中；硅化金属层，形成于该源极区域、该漏极区域、该栅极区域以及该虚拟衬底区域的该凹入表面上方；内层电介质层，形成于该通常主动区域、虚拟衬底区域以及隔离场区域上方；传导插塞，形成于该内层电介质层中且接触该栅电极；以及金属线路层，形成于该内层电介质层上方。3.如权利要求1所述的集成电路结构，其中该半导体衬底选自于由绝缘体硅与体半导体所组成的群组。4.如权利要求1所述的集成电路结构，其中该虚拟衬底区域的该凹入表面由该衬底的上表面凹进约2nm至500nm或10nm至200nm。5.如权利要求1所述的集成电路结构，其中该主动区域及该虚拟衬底区域被隔开约1nm至1μm；该主动区域具有一尺寸约介于0.0001μm2至10000μm2；以及该虚拟衬底区域凹入约介于2nm至500nm。6.如权利要求1所述的集成电路结构，其中该栅电极至少包含一材料，该材料选自于由半导体、氧化金属、硅化金属以及其结合物实质上组成的群组，并且其中该栅电极和该硅化金属层具有操作功能...

【专利技术属性】
技术研发人员：林全益，吴显扬，杨育佳，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]