系统级封装结构技术方案

一种系统级封装结构，该结构包括一基板、一第一芯片及一芯片封装体。该基板具有一上表面及一下表面，该下表面与该上表面相对。该第一芯片固定且电性连接于该基板。该芯片封装体配置在该基板上，并包括一导线架、一第二芯片及一第一封胶体。该导线架包括一芯片承座及复数个引脚，其中每一引脚区分为一内引脚部及一外引脚部，且所述外引脚固定且电性连接于该基板。该第二芯片固定在该芯片承座上，并电性连接于所述内引脚部。该第一封胶体用以包覆该第二芯片及部分该导线架，并裸露出所述外引脚，其中该芯片封装体叠置在该第一芯片的上方。该系统级封装结构进一步包括一第二封胶体，用以包覆部分该芯片封装体、该第一芯片、该基板的上表面，并裸露出该基板的下表面。

【技术实现步骤摘要】

本专利技术涉及一种系统级封装结构，特别是一种系统级封装结构，其芯片 封装体得导线架的引脚直接固定且电性连接于该系统封装结构的基板。
技术介绍
目前，系统级封装结构(system in package)主要是指将一半导体封装结构 配置在另一半导体封装结构内，其基本目的是要增加密度，以在每单位空间 中产生更大的功能性，以及更好的区域性效能，因此可降低整个系统级封装结构的总面积，同时也降低其成本。参考图1， 一种5见有系统级封装结构(system in package) 10主要包括一芯 片封装体30，其配置在该系统级封装结构10内。该芯片封装体30包括一第二基板32、 一内存芯片34及一第一封胶体36。该第二基板32具有一上表 面31及一下表面33，该下表面33与该上表面31相对。该内存芯片34固定 在该第二基板32的下表面33上，并利用复数条焊线38电性连接于该第二 基板32。该第一封胶体36包覆该内存芯片34、该第二基板32及所述焊线 38，并裸露出该第二基板32的上表面31。该系统级封装结构10另外包括一第一基板22、 一微处理器芯片24、 一 间隙子42及一第二封胶体26。该第一基板22具有一上表面21及一下表面 23，该下表面23与该上表面21相对。该微处理器芯片24固定该第一基板 22上，并利用复数条焊线28与该第一基板22电性连接。该间隙子42配置 在该微处理器芯片24与该第一封胶体38之间，用以使该第一基板22与该 第一封胶体28之间界定一预定间隙，其中该焊线28的高度约小于该预定间 隙。再者，该第一基板22可藉由复数条焊线44与该第二基板32电性连接。 该第二封胶体28用以包覆该芯片封装体20、所述悍线28、 44、该微处理器 芯片24及该第一基板22的上表面21，并裸露出该第一基板22的下表面23。 该第一基板22包括复数个锡球46，其配置在该第一基板22的下表面23上。 然而，上述现有系统级封装结构通常系利用结合该第一基板及该第二基 板所构成，而其缺点主要如下第一、由于用以将该第二基板与该第一基板 电性连接的该焊线44过长，因此在形成该第二封胶体时可能会发生冲线，导致焊线44短路，进而造成报废品的增加。第二、由于该内存芯片固定在 该第二基板的下表面上，因此将会发生散热不良，而降低该内存芯片的效能。 第三、该芯片封装体完成封装该第二芯片后，无法直接作电性测试，必须等 待完成整个系统级封装结构后，才能进一步对该第二芯片作电性测试。美国专利第6,607,937号，标题为堆叠式微电子芯片及用以堆叠微电 子芯片的方法(Stacked Microelectronic Dies And Methods For Stacking Microelectronic Dies)，揭露一种两个封装式微电子装置的组合及其制造方 法。两个封装式微电子装置分别为上层及下层封装结构，并上下堆叠。该上 层封装结构包括一微电子芯片，并利用复数个连接件(connecting member), 诸如引脚(lead)或接脚(pin)和一印刷电路板的复数个焊垫电性连接。虽然该微 电子芯片可通过一般的引脚(lead)或接脚(pin)与一印刷电路板的焊垫电性连 接，但是该专利并未揭示该微电子芯片固定于一导线架的芯片承座，可用以 使该微电子芯片散热。因此，便有需要提供一种系统级封装结构，能够解决前述的缺点。
技术实现思路
本专利技术的目的在于提供一种系统级封装结构，其芯片封装体的导线架的 引脚直接固定且电性连接于该系统级封装结构的基板。本专利技术的另一目的在于提供一种系统级封装结构，其第一及第二封胶体 均裸露出芯片承座的上表面，且芯片固定在该芯片承座的下表面上，因此该 芯片将可藉由该芯片承座直接散热到外界。为达到上述目的，本专利技术提供了一种系统级封装结构，该结构包括一基 板、 一第一芯片及一芯片封装体。该基板具有一上表面及一下表面，该下表 面与该上表面相对。该第一芯片固定且电性连接于该基板。该芯片封装体配 置在该基板上，并包括一导线架、 一第二芯片及一第一封胶体。该导线架包 括一芯片承座及复数个引脚，其中每一引脚区分为一内引脚部及一外引脚 部，且所述外引脚固定且电性连接于该基板。该第二芯片固定在该芯片承座上，并与所述内引脚部电性连接。该第一封胶体用以包覆该第二芯片及部分 该导线架，并裸露出所述外引脚，其中该芯片封装体叠置在该第一芯片的上 方。该系统级封装结构另包括一第二封胶体，用以包覆部分该芯片封装体、 该第一芯片、该基板的上表面，并裸露出该基板的下表面。本专利技术之系统级封装结构主要通过利用导线架取代一般基板，而具有下列优点第一、由于可直接利用一表面固定技术(SMT)而将该芯片封装体的导线架的引脚与该基板电性连接，就是不须通过一打线接合技术将该芯片封 装体电性连接于该基板，因此可降低在形成该第二封胶体时发生冲线的问题。第二、该芯片封装体的导线架的引脚利用表面固定技术(SMT)而电性连 接于该基板是比较容易重工(rework)，不像打线接合技术难以重工(rework)， 可减不良率(lostyield)。第三、与现有技术相比，本专利技术不须等待完成整个 系统级封装结构后，才能对该第二芯片作电性测试，也即本专利技术之芯片封装 体完成封装该第二芯片后，可直接作电性测试。因此，可先把该第二芯片不 良品事先筛检出，从而可降低整个系统级封装结构的不良率(lostyield)。 本专利技术之目的特征及优点将以实施例结合附图进行详细说明。附图说明图1为现有的系统级封装结构之剖面示意图； 图2a为本专利技术之第一实施例之系统级封装结构之剖面示意图； 图2b为本专利技术之一替代实施例之系统级封装结构之芯片封装体之剖面 示意图3为本专利技术之第二实施例之系统级封装结构之剖面示意图4为本专利技术之第三实施例之系统级封装结构之剖面示意图。 具体实施例方式请参考图2a，其显示本专利技术之第一实施例之系统级封装结构(system in package)100。该系统级封装结构100包括一芯片封装体130，其包括一导线 架150及一第二芯片134。该导线架150包括一芯片承座152及复数个引脚 154，其中每一引脚154可区分为内引脚部154a及外引脚部154b，并且该芯片承座152与该等引脚154为一体成形制造。该芯片承座152具有一上表面 151及一下表面153，该上表面151背向该基板122，该下表面153与该上表 面151相对。该第二芯片124，诸如内存芯片，固定在该芯片承座152的下 表面153上，并通过复数条焊线138与所述内引脚部154a电性连接。该第 一封胶体136包覆该第二芯片134、焊线138、该芯片承座152的下表面153 及该等内引脚部154a，并裸露出该芯片承座152的上表面151及所述外引脚 部154b。由于该第一封胶体136裸露出该芯片承座152的上表面151，并且 该第二芯片134固定在该芯片承座152的下表面153上，因此该第二芯片134 将可通过该芯片承座152散热。该系统级封装结构100另包括一基板122、 一第一芯片124及一第二封 胶体126。该基板122具有一上表面121及一下表面123，该下表面123与 该上表面121相对。该第一芯片124，诸如微处理器本文档来自技高网...

【技术保护点】
一种系统级封装结构，其特征在于，该结构包括：一第一表面，该第一表面具有复数个第一测试垫；一基板，具有一上表面及一下表面，该下表面与该上表面相对；一第一芯片，固定且电性连接于该基板；一芯片封装体，配置在该基板上 ，并包括：一导线架，包括一芯片承座及复数个引脚，其中每一引脚区分为一内引脚部及一外引脚部，并且所述外引脚固定且电性连接于该基板；一第二芯片，固定在该芯片承座上，并与所述内引脚部电性连接；以及一第一封胶体，用以包覆该第 二芯片及部分该导线架，并裸露出所述外引脚，其中该芯片封装体叠置在该第一芯片的上方；以及一第二封胶体，用以包覆部分该芯片封装体、该第一芯片、该基板的上表面，并裸露出该基板的下表面。

【技术特征摘要】
1、 一种系统级封装结构，其特征在于，该结构包括 一第一表面，该第一表面具有复数个第一测试垫；一基板，具有一上表面及一下表面，该下表面与该上表面相对； 一第一芯片，固定且电性连接于该基板； 一芯片封装体，配置在该基板上，并包括一导线架，包括一芯片承座及复数个引脚，其中每一引脚区分为一内引 脚部及一外引脚部，并且所述外引脚固定且电性连接于该基板；一第二芯片，固定在该芯片承座上，并与所述内引脚部电性连接；以及一第一封胶体，用以包覆该第二芯片及部分该导线架，并裸露出所述外 引脚，其中该芯片封装体叠置在该第一芯片的上方；以及一第二封胶体，用以包覆部分该芯片封装体、该第一芯片、该基板的上 表面，并裸露出该基板的下表面。2、 如权利要求1所述的系统级封装结构，其特征在于，该结构另包括 一间隙子，配置在该第一芯片与该芯片封装体之间，用以使该基板与该第一 封胶体界定一第一预定间隙，并且使该第一芯片与该第一封胶体界定一第二 预定间隙。3、 如权利要求2所述的系统级封装结构，其特征在于，该结构另包括 复数条第一焊线，用以将该第一芯片与该基板电性连接，其中该第一焊线的 高度约小于该第一预定间隙。4、 如权利要求2所述的系统级封装结构，其特征在于，该结构另包括 一第三芯片，其堆叠固定在该第一芯片上。5、 如权利要求4所述的系统级封装...

【专利技术属性】
技术研发人员：李文峰，丁一权，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]