半导体器件制造技术

本发明专利技术提供一种具有更高应力耐性的密封环构造的半导体器件。其具有：包括多个半导体元件的半导体层、设置在半导体层之上的绝缘膜、贯通绝缘膜并包围整个半导体元件的筒状体，筒状体具有：在其周向分别相互分离并且平行的多个筒状插塞、与各筒状插塞相交叉的多个壁部。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，特别涉及一种包围半导体元件的外 周、防止向芯片内部传播应力的密封环的构造。
技术介绍
随着微处理器和存储器等半导体器件向精细化的发展，晶体管等元 件级的集成度飞速提高。因此，为了适应基底级的高集成化，需要实现 布线类的高集成化的多层布线。但是，随着布线类的精细化，以往，处理延长，布线层中的信号延迟、即RC延迟将增大，从而阻碍动作速度 的高速化。因此，为了实现微处理器等的更高速化，不可或缺地需要减 小布线电阻R和布线间电容C。关于减小布线电阻R,可以通过将布线 材料从以往的A1更改为Cu来大幅度地减小电阻值。Cu不同于Al，其 蚀刻加工极其困难，但另一方面，却比较容易利用台阶覆盖(step coverage)良好的作为薄膜形成法的CVD法和用于进行嵌入的镀敷法 来形成厚膜，作为有效利用所述Cu的优点而消除其缺点的加工处理工 艺，众所周知有镶嵌(damascene)法。所说的镶嵌法是指以下技术 预先在层间绝缘膜上形成布线用的槽，以嵌入该槽的方式在晶片的整个 面上淀积Cu膜，并利用CMP法除去除了嵌入槽内的部分之外的Cu 膜，在层间绝缘膜内形成Cu布线。另一方面，关于减小布线间电容C，正在研究引入相对介电常数更 低的所谓low-k膜作为层间绝缘膜材料来取代以往的Si02膜的技术。作 为low-k膜的材料，受到人们关注的曱基倍半硅氧烷(MSQ)由于甲基 的存在使得分子构造内产生间隙，因此膜就成了多孔膜。人们担心这种 膜密度低的low-k膜，由于吸湿性高，再加上渗透进来杂质而导致介电 常数增加，会影响可靠性。并且，在因划片(dicing)和CMP研磨等 而产生应力作用时，可能由于low-k膜的机械强度脆弱而容易发生破坏， 再有，可能由于low-k膜的低界面紧密性而产生层间剥离。因此，在具 有low-k膜的半导体器件中，利用金属布线包围形成有电路元件的有源 区域的周围，设置所谓的密封环。通过利用金属布线包围有源区域的周围，可以防止CMP研磨时和划片时的应力传播，防止low-k膜发生破 坏以及层间剥离。专利文献1:日本特开2005 - 167198号7公报专利文献2:日本特开2006 - 93407号公报为了要使层间绝缘膜的介电常数更低，目前正在积极地研究low-k 膜的开发，还在研究釆用更低介电常数的多孔硅(porous smca)等的 多孔质膜。然而，其机械强度随着介电常数的降低而显著降低。因此， 相对于划片时的来自外部的应力，加在密封环上的负荷也相对地增加。 即，密封环防止划片时在划片线(scribe line)附近所产生的局部应力 向芯片内部传播，但是，由于密封环附近的low-k膜的强度降低，因而 加到密封环自身的应力增加。由此，密封环不能承受应力而发生部分破 坏或裂紋(crack),从而不能充分发挥作为密封环的功能。其结果是， 任由水等杂质渗进有源区域内部，导致性能劣化。这样，要使层间绝缘 膜的介电常数更低，同时提高密封环自身的应力耐性是不可或缺的。
技术实现思路
本专利技术就是鉴于上述问题而做出的，目的在于提供一种具有应力耐 性更高的密封环构造的半导体器件。本专利技术的半导体器件包括包括多个半导体元件的半导体层、设置 在上述半导体层之上的绝缘膜、贯通上述绝缘膜并且包围整个上述半导 体元件的筒状体，其特征在于，上述筒状体具有在其周向分别相互分 离并平行的多个筒状插塞(plug)、以及与各上述筒状插塞交叉的多个 壁部。根据本专利技术的半导体器件，和以往构造的密封环相比，可以提高密 封环自身的应力耐性，因此，即使在随着构成布线层的层间绝缘膜的低 介电常数化，施加应力时加在密封环上的负荷增加的情况下，也能防止 密封环自身发生破坏。附图说明图1 ( a)是表示形成有本专利技术之半导体器件的晶片的一部分的俯视图，图1 (b)是对图1 (a)中以虚线A包围的区域进行放大后的俯视图。图2是沿图1(b)中的2-2线的剖视图。图3是表示本专利技术的实施例的密封插塞的构造的立体图。图4是针对施加到密封环上的应力与以往构造进行比较的困，是表 示本专利技术效果的图。图5是本专利技术的半导体器件的制造工序图。图6是表示本专利技术的实施例2的半导体器件的一部分的俯视图。图7是沿图6中的7-7线的剖视图。图8是表示本专利技术的实施例2的密封插塞的构造的立体图。困9是表示本专利技术的密封插塞的其它构造例子的俯视图。符号说明1:半导体器件，10:密封环，11:密封插塞，12:第1密封布线， 13:密封插塞，13-1:筒状插塞，13-2:壁部，14:第2密封布线，15: 密封插塞，15-1:筒状插塞，15-2:壁部，16:第3密封布线，21:半 导体层，22~27:层间绝缘膜具体实施例方式以下，参照附图对本专利技术的实施例进行说明。并且，在以下所示的 附图中，对于实质相同或等效的构成要素、部分，标记同一参照符号。(实施例1)图1 (a)是表示形成有本专利技术的实施例1之半导体器件1的晶片 IOO的一部分的俯视图。在晶片IOO上格子状地设置有成为划片时的切 割区的划片线200，通过沿着划片线200进行划片，而将半导体器件l 切割为单片化的芯片。半导体器件1在以包围其周围的方式形成的划线 200的附近形成有密封环10。即，密封环10形成在被切割成芯片的半 导体器件1的端面附近，并且以包围形成有电路部分的有源区域20的方式，形成为筒形形状。由此，密封环IO在进行划片等时，可以防止 在芯片端面附近产生的局部应力向有源区域20传播。图1 (b)是图1 (a)中以实线包围的区域A的放大图，图2是沿 图1 (b)中的2-2线的剖视图。如图2所示，半导体器件l由下述部 分构成半导体层21，其形成有晶体管等电路元件；布线层，其在半导 体层21的上部，在多个层立体地形成布线。在布线层中，例如层叠有 由6个层构成的层间绝缘膜22~27，在该层间绝缘膜22~27内形成有 构成多层布线的接触插塞31、通孔插塞33和35、第1~第3布线32、 34、 36，此外，在芯片端面的附近，以贯通层间绝缘膜22~27的方式 形成有密封环10。第1层间绝缘膜22，是在半导体层21上形成的、形成金属布线前 的平坦化膜，其消除在基板工序中所形成的所有台阶。作为第l层间绝 缘膜22的材料，例如使用BPSG等。在第1层间绝缘膜22内，形成有 和半导体层21上形成的电路元件进行电连接的接触插塞31、以及在密 封环10的下方形成的插塞11。接触插塞31和插塞11，例如利用鵠等 形成。第2、第4和第6层间绝缘膜23、 25、 27分别具有依次层叠了防止 扩散膜23a、 25a、 27a、 low-k膜23b、 25b、 27b、帽(cap )膜23c、 25c、 27c的层叠构造。另一方面，第3和第5层间绝缘膜24、 26分别 具有依次层叠了防止扩散膜24a、 26a、 1ow-k膜24b、 26b的层叠构造。 防止扩散膜23a 27a例如由SiN或SiC等构成，作为用于防止布线和 密封环的构成材料Cu的扩散的屏障层发挥作用。帽膜23c、 25c、 27c 例如由Si02、 SiC、 SiOC、 SiCN、 SiN、 SiON等构成，发挥作为low-k 膜23b 27b的表面保护膜的功能。1ow-k膜2本文档来自技高网...

【技术保护点】
一种半导体器件，具有：包括多个半导体元件的半导体层、设置在上述半导体层上的绝缘膜、贯通上述绝缘膜并且包围整个上述半导体元件的筒状体，其特征在于，　上述筒状体具有：在其周向分别相互分离并且平行的多个筒状插塞、以及与各上述筒状插塞交叉的多个壁部。

【技术特征摘要】
JP 2007-7-4 2007-1762041.一种半导体器件，具有包括多个半导体元件的半导体层、设置在上述半导体层上的绝缘膜、贯通上述绝缘膜并且包围整个上述半导体元件的筒状体，其特征在于，上述筒状体具有在其周向分别相互分离并且平行的多个筒状插塞、以及与各上述筒状插塞交叉的多个壁部。2. 根据权利要求l所述的半导体器件，其特征在于， 上述壁部分别和上述筒状插塞正交。3. 根据权利要求2所述的半导体器件，其特征在于， 各上述壁部是沿上述筒状体的周向等间隔地设置的。4. 根据权利要求l所述的半导体器件，其特征在于，各上述壁部在斜向右的方向和斜向左的方向上交替地与上述筒状...

【专利技术属性】
技术研发人员：时藤俊一，
申请(专利权)人：冲电气工业株式会社，
类型：发明
国别省市：JP[日本]