闪速存储器阵列制造技术

一种新型闪烁存储器阵列具有存储器单元（４１ａ，４０ｂ）的阵列，每个存储器单元是具有多个端子的浮栅存储器晶体管。该存储器单元（４０ａ，４０ｂ）配置成多行和多列，用字线连接相同行中的存储器单元。行解码器（４４）位于靠近一侧存储器阵列并连接到多个字线，用于接收地址信号和用于提供低电压信号。多个编程线（Ｄ０－Ｄ７）连接到阵列的多行存储器单元（４１ａ，４１ｂ），一个编程线连接到相同行中的存储器单元。该多个编程线（Ｄ０－Ｄ７）与多个字线成直线但空间分开，并且仅仅伸展到行解码器（４４）。高电压发生电路（１００）位于靠近阵列的另一侧，即相对的一侧，并且被连接到多个编程线（Ｄ０－Ｄ７），用于接收地址信号和用于在此响应给多个编程线提供高电压信号。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】
本申请要求名称为闪烁存储器阵列的1997年9月19日申请的美国临时中请60/059349、名称为负电压泵电路的1997年9月19日申请的美国临时申请60/059683、名称为闪烁存储器阵列的编程和测试的1997年9月23日申请的美国临时申请60/059797的权益。本专利技术的其它方案，包括各种字线或行线搭接到金属线以提供较好的导电性；在非易失性存储器单元上提供测试图形；在非易失性存储器单元上提供应力测试；相同页或扇区的所有行共用解码电路用于擦除和编程；提供将非编程电压供给所有非选择单元的小型解码电路；和提供负电压泵。附图的详细说明本专利技术中，公开了闪烁存储器阵列。能够使用具有任何类型的闪烁存储器单元。但是，特别适合使用下述闪烁存储器单元。闪烁存储器单元附图说明图1(a)示出存储器单元10的一个实例。存储器单元10包括半导体基片12，具有在其间分开的源极14，漏极16和沟道18。选择栅20位于沟道18的第一部分38上，其由第一绝缘层22分开。尽管在图1(a)中选择栅20示为重叠一部分漏极16，但是选择栅20重叠漏极16不是主要的。选择栅20是被沉积在基片12上的第一多晶硅层。不同于US4462090中所说明的寻址栅，用在存储器单元10中的选择栅20是平面的，因此不需要经过不对中。第一绝缘层22能够是诸如氧化硅的传统绝缘材料。由第二多晶硅层构成的浮栅24具有两个部分在选择栅20上的并由第二绝缘层26分开的第一部分，和在基片12上的并由第三绝缘层28分开的第二部分。浮栅24的第二部分扩充到在选择栅20和源极14之间的一部分沟道18上。另外，浮栅24的第二部分扩充到源极14上。控制栅30在选择栅20和浮栅24上，由第四绝缘层32分开。存储器单元10由供给在四个端子即源极14、漏极16、选择栅20和浮栅24上的电压控制。图1(b)示出存储单元10的布置图，其是基于使用1μmCMOS技术设计规则设计的。由于下面要讨论的单元的可量测性，单元尺寸可以减小到接近直接正比于定标技术(scaled technology)的线宽。例如使用1μmCMOS技术，n+漏极区16能够是0.3μm深；n+源极区14能够是0.5-0.6μm深；第一绝缘膜区22能够是180的热生长SiO2膜；第三绝缘膜区28能够是100的热生长SiO2膜；第二绝缘膜区26能够是具有250SiO2等价厚度的ONO膜；第四绝缘膜区32能够是另一具有250SiO2等价厚度的ONO膜。选择栅20的长度能够是1μm；全部浮栅24的长度能够是1.1μm，具有0.5μm在选择栅上的重叠和0.6μm直接在基片上；控制栅30的长度能够是1.1μm，具有0.25μm重叠选择栅20和0.85μm重叠浮栅24。通常根据下述步骤制造存储器单元10a)在第一导电类型的半导体基片12上形成绝缘的有源器件区；b)在半导体基片12的有源器件区上形成第一绝缘膜22；c)在定义第一沟道区的基片的有源器件区上通过第一绝缘膜22形成选择栅20；d)在没有被选择栅20覆盖的有源器件区上形成第三绝缘膜28，在选择栅20上形成第二绝缘膜26；e)在定义第二沟道区的半导体基片12上通过第三绝缘膜28和在选择栅20上通过第二绝缘膜26形成浮栅24；f)在选择栅20和浮栅24上形成第四绝缘膜32；g)在选择栅20和浮栅24上通过第四绝缘膜32形成控制栅30；h)利用第二导电类型诸如砷的离子注入，利用分别掺杂源极和漏极区14和16，形成源极区14和漏极区16。通常，隔离体(spacer)靠近浮栅24和选择栅20放置。砷以大约为1×1015到1×1016个离子/cm2的浓度注入，并且注入电压为30Kev到80Kev。由于形成周边晶体管LDD结用以减小短沟道晶体管热电子效应所要求的隔离体的出现，注入的砷将很少或没有与浮栅24重叠。此后，砷注入的横向扩散将使砷杂质到达基本上接近浮栅24和选择栅20侧壁的区域。但是，浮栅24和源极区14之间的重叠不足以允许单元工作所要求的Fowler-Nordheim隧穿幅值。因此，要求第二注入以形成较大程度重叠浮栅24的较深源极区14；ⅰ)利用第二导电类型诸如磷的离子注入，在有或没有隔离体靠近浮栅24侧壁放置并引起在源极区14中离子注入通过热扩散的横向扩散的情况下，形成被一部分浮栅24重叠的源极区14。磷以大约为1×1014到1×1016个离子/cm2的浓度注入，并且注入电压大约为30Kev到80Kev。由于鳞比砷具有1.5到2倍的较深注入范围和2到3倍的较高扩散常数，注入的鳞形成了比漏极区16较深的源极区14。较深的源极结引起与浮栅24较大的重叠，其提供了用于擦除操作的隧道效应区。具有鳞注入的源极区的较高浓度还使在源极结和源极到隧道氧化物界面区之间的电压降最小化，使得能够感应出较高的隧道电流。具有较深源极结的另一原因是其将具有较高的接地栅或负栅加速结击穿电压，更重要的是，其具有较低的引起从源极结到基片漏电的带到带隧道电流。带到带隧道电流将使过负载出现在共芯片的乘法器上，引起低Vcc工作困难。擦除或写入“1”为了写入“1”或者擦除存储器单元10，使得存储单元10处于导电状态，将例如为12V的高电压加到源极S14。漏极D16，选择栅SEL20和控制栅CG30都处于地电势。由于在浮栅24和选择栅20之间和在浮栅24和控制栅30之间的高电容性耦合，由于在源极区14和浮栅24之间很低的电容性耦合以及在源极区16和浮栅24之间的重叠，很大比例的所加电压出现在源极区14和浮栅24上。这引起通过Fowler-Nordheim隧道效应机制电子从浮栅24隧穿到源极区14，但不会到达基片。图2示出了电容耦合元件。浮栅和源极之间的电压差ΔVf-g可以表示为ΔVf-g=Vs(C(f-Cg)+C(f-sel))/(C(f-Cg)+C(f-sel)+C(f-s))=VsRe这里Re是擦除操作期间的耦合比率，和Re=(C(f-Cg)+C(f-sel))/(C(f-Cg)+C(f-sel)+C(f-s))Vs是源极电压；C(f-Cg)是在浮栅和控制栅之间的总的耦合电容；C(f-sel)是在浮栅和选择栅之间的总的耦合电容；C(f-s)是在浮栅和源极之间的总的耦合电容。根据上述给出的尺寸，擦除耦合比率Re为89％。由于Vs是12V，10.68V的总电压出现在100A隧道效应的氧化物(即第三绝缘膜28)上，其足以感应出从源极区14和浮栅28的足够的隧道电流，并引起浮栅28正向充电。在源极电压为12V时，在源极结上可以发生带到带的隧道效应机制，其将增加源极电流的幅值。由于共芯片电压乘法器通常用作为供应高电压，带到带的隧道电流将要求更强的电压乘法器设计。擦除单元10的一种方法是给控制栅30加负偏置(-8到-10V)，同时保持选择栅20为地电势或者为与控制栅30相同的负偏置，并且将源极14上的电压仅仅升高到5V或接近Vcc，例如为6-7V。该方法的优点是源极电压现在处于较低的电势。通过减小源极电压，人们可以直接从Vcc电源或从仅具有较少泵浦级的电压乘法器中供给该源极电压，有较高的电流供应能力。编程或写入“0”为了将“0”写入存储器单元10，使得存储单元10处于非导电状态，将例如为5到8V的高电压加到源极S本文档来自技高网...

【技术保护点】
一种电可擦除和可编程只读存储器阵列，所述阵列包括：存储器单元阵列，每个存储器单元包括具有多个端子的浮栅存储器晶体管，所述存储器单元阵列配置成多行和多列；连接到所述阵列的所述多行存储器单元的多个字线，同时一条字线连接到相同行中的存储器 单元；行解码器，其位于靠近所述阵列一侧并连接到所述多个字线，用于接收地址信号和用于将低电压信号提供给在此响应的所述多个字线；连接到所述阵列的所述多行存储器单元的多个编程线；与所述多个字线平行但空间分开并且仅仅扩展到所述行解码器的 所述多个编程线；和高电压发生电路，其位于靠近所述阵列的另一侧，即相对的一侧，并且连接到所述多个编程线，用于接收所述地址信号和用于将高电压信号提供给在此响应的所述多个编程线。

【技术特征摘要】
US 1998-9-15 09/153,843;US 1997-9-19 60/059,349;US1．一种电可擦除和可编程只读存储器阵列，所述阵列包括存储器单元阵列，每个存储器单元包括具有多个端子的浮栅存储器晶体管，所述存储器单元阵列配置成多行和多列；连接到所述阵列的所述多行存储器单元的多个字线，同时一条字线连接到相同行中的存储器单元；行解码器，其位于靠近所述阵列一侧并连接到所述多个字线，用于接收地址信号和用于将低电压信号提供给在此响应的所述多个字线；连接到所述阵列的所述多行存储器单元的多个编程线；与所述多个字线平行但空间分开并且仅仅扩展到所述行解码器的所述多个编程线；和高电压发生电路，其位于靠近所述阵列的另一侧，即相对的一侧，并且连接到所述多个编程线，用于接收所述地址信号和用于将高电压信号提供给在此响应的所述多个编程线。2．权利要求1的阵列，其中所述存储器单元阵列是存储器单元的第一子阵列，其中所述多个字线是第一多个字线，其中所述多个编程线是第一多个编程线；并且其中所述高电压发生电路是第一高电压发生电路。3．权利要求2的阵列，还包括存储器单元第二子阵列，每个存储器单元包括具有多个端子的浮栅存储器晶体管，所述存储器单元第二子阵列配置成多行和多列；所述存储器单元第二子阵列具有靠近所述行解码器的一个侧面位置；连接到所述第二子阵列的所述多行存储器单元的多个第二字线，一条第二字线连接到相同行中的存储器单元；每个所述第二字线与所述第一子阵列存储器的所述第一字线之一基本上平行于和成直线；连接到所述第二子阵列之所述多行存储器单元的多个第二编程线；与所述多个第一编程线成直线但空间分开并且仅仅扩展到所述行解码器的所述多个第二编程线；和第二高电压发生电路，其位于靠近所述第二子阵列的另一侧，即相对的一侧，并且连接到所述多个第二编程线，用于接收所述地址信号和用于在此响应将高电压信号提供给所述多个第二编程线。4．权利要求3的阵列，每个存储器单元还包括半导体基片，其具有第一区和第二区，其间具有沟道，所述第二区具有比所述第一区更大的掺杂浓度；在所述基片上并从这里绝缘开的选择栅，其扩展到所述沟道的第一位置上；浮栅，其具有在所述选择栅上的第一位置并从这里绝缘开，以及具有从所述基片绝缘开和扩展到所述沟道的第二部分以及所述第二区的一部分并且位于所述选择栅和所述第二区之间的第二位置；在所述浮栅上并从这里绝缘开的控制栅。5．权利要求4的阵列，其中每个所述第一和第二字线连接到所述存储器单元的选择栅。6．权利要求5的阵列，其中每个所述第一和第二编程线连接到所述存储器单元的控制栅。7．权利要求2的阵列，还包括连接到所述第一子阵列之所述多行存储器单元的多个第二编程线；与所述多个第一编程线平行但空间分开，并且连接到所述高电压发生电路的所述多个第二编程线。8．权利要求7的阵列，其中每个第一编程线和第二编程线连接到相同行的存储器单元。9．权利要求3的阵列，还包括连接到所述第一子阵列之所述多行存储器单元的多个第三编程线；与所述多个第一编程线平行但空间分开，并且连接到所述第一高电压发生电路的所述多个第三编程线；连接到所述第二子阵列之所述多行存储器单元的多个第四编程线；与所述多个第二编程线平行但空间分开，并且连接到所述第二高电压发生电路的所述多个第四编程线。10．权利要求9的阵列，其中第一编程线和第三编程线连接到所述第一子阵列的相同行中的存储器单元，和其中第二编程线和第四编程线连接到所述第二子阵列的相同行中的存储器单元。11．一种存储器阵列，包括配置成多行和多列之阵列的多个存储器单元；多个硅线，其由掺杂硅制成，连接到所述多行的存储器单元，同时硅线连接到相同行中的存储器单元；多个金属搭接线，每个都平行于硅线；和多个空间分开的连接器，其与每个硅线相关，用于将所述硅线电连接到其相关的金属搭接线上；其中，硅线的每个所述空间分开的连接器并不配置成与相邻硅线的空间分开连接器成相同列；其中，硅线的每个所述空间分开的连接器配置成与靠近相邻硅线之硅线的空间分开连接器成相同列。12．权利要求11的存储器阵列，其中每个所述硅线由掺杂的多晶硅制成。13．权利要求11的存储器阵列，其中每个所述存储器单元是非易失性存储器单元。14．一种存储器阵列，包括配置成多行和多列的阵列的多个存储器单元；多个硅线，其由掺杂硅制成，连接到所述多行的存储器单元，同时硅线连接到相同行中的存储器单元；所述多个硅线被分成多组，每组具有多个硅线；多个第一金属搭接线，每个都基本上垂直于硅线，同时第一金属搭接线与每组所述多个硅线相关；和多个连接器，每个都与一组的硅线相关，用于将所述多个硅线电连接到与所述组相关的第一金属搭接线上；多个第二金属搭接线，每个都基本上垂直于第一金属搭接线并在此连接，同时一个第二金属搭接线与每组所述多个硅线相关。15．权利要求14的存储器阵列，其中每个所述硅线由掺杂的单晶硅制成。16．权利要求14的存储器阵列，其中每个所述存储器单元是非易失性存储器单元。17，一种电可擦除和可编程只读存储器阵列，包括配置成多行和多列的非易失性存储器单元的阵列，同时每个存储器单元包括具有多个端子的浮栅存储器晶体管，其中所述多个端子之一个是数据端子，其中数据在编程期间能够被提供给每个所述存储器单元；连接到配置成相同列的所述多个存储器单元的所述数据端子的多个列线；和测试电路，用于响应测试信号将所述多个列线连接到电压源。18．权利要求17的阵列，其中所述测试电路还包括第一测试电路，用于响应第一和第二测试信号将奇数列线连接到第一和第二电压源；第二测试电路，用于响应第三和第四测试信号将偶数列线连接到第三和第四电压源。19．权利要求18的阵列，其中所述第一和第三电压源是相同的。20．权利要求19的阵列，其中所述第二和第四电压源是相同的。21．权利要求20的阵列，其中所述第一测试电路包括第一MOS晶体管，其具有空间分开的第一和第二端子，其间具有沟道，以及用于控制在所述第一和第二端子之间导电电流的第三端子，所述第三端子用于接收所述第一测试信号，并且所述第一端子连接到所述第一电压源和所述第二端子连接到所述奇数列线；第二MOS晶体管，其具有空间分开的第一和第二端子，其间具有沟道，以及用于控制在所述第一和第二端子之间导电电流的第三端子，所述第三端子用于接收所述第二测试信号，并且所述第一端子连接到所述第二电压源和所述第二端子连接到所述奇数列线。22．权利要求21的阵列，其中所述第二测试电路包括第三MOS晶体管，其具有空间分开的第一和第二端子，其间具有沟道，以及用于控制在所述第一和第二端子之间导电电流的第三端子，所述第三端子用于接收所述第三测试信号，并且所述第一端子连接到所述第三电压源和所述第二端子连接到所述偶数列线；第四MOS晶体管，其具有空间分开的第一和第二端子，其间具有沟道，以及用于控制在所述第一和第二端子之间导电电流的第三端子，所述第三端子用于接收所述第四测试信号，并且所述第一端子连接到所述第四电压源和所述第二端子连接到所述偶数列线。23．权利要求22的阵列，其中每个所述列线由掺杂的单晶半导体制成，并且其中每个所述第一，第二，第三和第四MOS晶体管包括与所述列线集成的第一和第二端子，并且其中所述第三端子由多晶硅形成，与所述沟道绝缘开。24．权利要求22的阵列，还包括多个第一测试电路，每个第一测试电路连接到所述奇数列线。25．权利要求23的阵列，还包括多个第二测试电路，每个第二测试电路连接到所述偶数列线。26．一种用于测试具有浮栅存储器晶体管类型的非易失性存储器单元的方法，每个存储器晶体管具有多个端子，包括编程端子，其用于编程所述存储器单元，所述方法包括产生第一电压，足以用于编程所述存储器晶体管；在所述存储器晶体管工作期间将所述第一电压提供给所述编程端...

【专利技术属性】
技术研发人员：林天乐，沈秉尧，
申请(专利权)人：积忆科技股份有限公司，
类型：发明
国别省市：US[美国]