闪速存储器阵列制造技术

一种新型闪速存储器阵列具有存储器单元（４１ａ，４０ｂ）的阵列，每个存储器单元是具有多个端子的浮栅存储器晶体管。该存储器单元（４０ａ，４０ｂ）配置成多行和多列，用字线连接相同行中的存储器单元。行解码器（４４）位于靠近一侧存储器阵列并连接到多个字线，用于接收地址信号和用于提供低电压信号。多个编程线（Ｄ０－Ｄ７）连接到阵列的多行存储器单元（４１ａ，４１ｂ），一个编程线连接到相同行中的存储器单元。该多个编程线（Ｄ０－Ｄ７）与多个字线成直线但空间分开，并且仅仅伸展到行解码器（４４）。高电压发生电路（１００）位于靠近阵列的另一侧，即相对的一侧，并且被连接到多个编程线（Ｄ０－Ｄ７），用于接收地址信号和用于在此响应给多个编程线提供高电压信号。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及用于编程和测试非逸失性存储器单元的非易失性存储器阵列结构。本专利技术还涉及用在非易失性存储器阵列中的负性泵的电路。
技术介绍
闪速存储器单元在本领域是公知的。通常它们以包括多个列和行的阵列形式构成。在1998年7月2日申请的美国待审专利申请序号09/110,096中公开了闪速存储器单元的例子，在此作为参考。存储器单元一般配置成阵列。在美国专利U.S.5,493,534中公开了阵列的一个例子。用在非易失性存储器阵列中的负电荷泵在本领域也是公知的。例如参见U.S.4,673,829；U.S.5,406,517和U.S.5282,170。
技术实现思路
公开了新型闪速存储器阵列的各种方案。本专利技术的一种电可擦除和可编程只读存储器阵列，所述阵列包括存储器单元阵列，每个存储器单元包括具有多个端子的浮栅存储器晶体管，所述存储器单元阵列配置成多行和多列；连接到所述阵列的所述多行存储器单元的多个字线，同时一条字线连接到相同行中的存储器单元；行解码器，其位于靠近所述阵列一侧并连接到所述多个字线，用于接收地址信号和用于将低电压信号提供给在此响应的所述多个字线；连接到所述阵列的所述多行存储本文档来自技高网...

【技术保护点】
一种存储器阵列，包括：配置成多行和多列的非易失性存储器单元的阵列，同时每个存储器单元包括具有多个端子的浮栅存储器晶体管，其中所述存储器晶体管是至少具有第一和第二端子的类型，其中在擦除期间，擦除电压施加到所述第一和第二端子，并且其中在 编程期间，编程电压施加到所述第一和第二端子；多个第一线，每个都连接到相同行中存储器单元的第一端子；多个第二线，每个都连接到相同行中存储器单元的第二端子；存储器单元的所述阵列配置成多组，同时每组包括多行的存储器单元；　 　用于产生所述擦除电压的第一电路；用于产生所述编程电压的第二电路；和解码电路，用于接收地...

【技术特征摘要】
US 1997-9-19 60/059683;US 1997-9-19 60/059349;US 11.一种存储器阵列，包括配置成多行和多列的非易失性存储器单元的阵列，同时每个存储器单元包括具有多个端子的浮栅存储器晶体管，其中所述存储器晶体管是至少具有第一和第二端子的类型，其中在擦除期间，擦除电压施加到所述第一和第二端子，并且其中在编程期间，编程电压施加到所述第一和第二端子；多个第一线，每个都连接到相同行中存储器单元的第一端子；多个第二线，每个都连接到相同行中存储器单元的第二端子；存储器单元的所述阵列配置成多组，同时每组包括多行的存储器单元；用于产生所述擦除电压的第一电路；用于产生所述编程电压的第二电路；和解码电路，用于接收地址信号和用于将所述擦除电压或编程电压提供给选择组的所述第一和第二线。...

【专利技术属性】
技术研发人员：林天乐，沈秉尧，
申请(专利权)人：积忆科技股份有限公司，
类型：发明
国别省市：US[美国]