【技术实现步骤摘要】
本专利技术涉及用于编程和测试非逸失性存储器单元的非易失性存储器阵列结构。本专利技术还涉及用在非易失性存储器阵列中的负性泵的电路。
技术介绍
闪速存储器单元在本领域是公知的。通常它们以包括多个列和行的阵列形式构成。在1998年7月2日申请的美国待审专利申请序号09/110,096中公开了闪速存储器单元的例子，在此作为参考。存储器单元一般配置成阵列。在美国专利U.S.5,493,534中公开了阵列的一个例子。用在非易失性存储器阵列中的负电荷泵在本领域也是公知的。例如参见U.S.4,673,829；U.S.5,406,517和U.S.5282,170。
技术实现思路
公开了新型闪速存储器阵列的各种方案。本专利技术的一种电可擦除和可编程只读存储器阵列，所述阵列包括存储器单元阵列，每个存储器单元包括具有多个端子的浮栅存储器晶体管，所述存储器单元阵列配置成多行和多列；连接到所述阵列的所述多行存储器单元的多个字线，同时一条字线连接到相同行中的存储器单元；行解码器，其位于靠近所述阵列一侧并连接到所述多个字线，用于接收地址信号和用于将低电压信号提供给在此响应的所述多个字线；连接到所...
【技术保护点】
一种电可擦除和可编程只读存储器阵列，包括：配置成多行和多列的非易失性存储器单元的阵列，同时每个存储器单元包括具有多个端子的浮栅存储器晶体管，其中所述多个端子之一个是数据端子，其中数据在编程期间能够被提供给每个所述存储器单元； 连接到配置成相同列的所述多个存储器单元的所述数据端子的多个列线；和测试电路，用于响应测试信号将所述多个列线连接到电压源。
【技术特征摘要】
US 1997-9-19 60/059683;US 1997-9-19 60/059349;US 11.一种电可擦除和可编程只读存储器阵列，包括配置成多行和多列的非易失性存储器单元的阵列，同时每个存储器单元包括具有多个端子的浮栅存储器晶体管，其中所述多个端子之一个是数据端子，其中数据在编程期间能够被提供给每个所述存储器单元；连接到配置成相同列的所述多个存储器单元的所述数据端子的多个列线；和测试电路，用于响应测试信号将所述多个列线连接到电压源。2.权利要求1的阵列，其中所述测试电路还包括第一测试电路，用于响应第一和第二测试信号将奇数列线连接到第一和第二电压源；第二测试电路，用于响应第三和第四测试信号将偶数列线连接到第三和第四电压源。3.权利要求2的阵列，其中所述第一和第三电压源是相同的。4.权利要求3的阵列，其中所述第二和第四电压源是相同的。5.权利要求4的阵列，其中所述第一测试电路包括第一MOS晶体管，其具有空间分开的第一和第二端子，其间具有沟道，以及用于控制在所述第一和第二端子之间导电电流的第三端子，所述第三端子用于接收所述第一测试信号，并且所述第一端子连接到所述第一电压源和所述第二端子连接到所述奇数列线；第二MOS晶体管，其具有空间分开的第一和第二端子，其间具有沟道，以及用于控制在所述第一和第二端子之间导电电流的第三端子，所述第三端子用于接收所述第二测试信号，并且所述第一端子连接到所述第二电压源和所述第二端子连接到所述奇数列线。6.权利要求5的阵列，其中所述第二测试电路包括第三MOS晶体管，其具有空间分开的第一和第二端子，其间具有沟道，以及用于控制在所述第一和第二端子之间导电电流的第三端子，所述第三端子用于接收所述第三测试信号，并且所述第一端子连接到所述第三电压源和所述第二端子连接到所述偶数列线；第四MOS晶体管，其具有空间分开的第一和第二端子，其间具有沟道，以及用于控制在所述第一和第二端子之间导电电流的第三端子，所述第三端子用于接收所述第四测试信号，并且所述第一端子连接到所述第四电压源和所述第二端子连接到所述偶数列线。7.权利要求6的阵列，其中所述列线由掺杂的单晶半导体制成，并且其中每个所述第一，第二，第三和第四MOS晶体管包括与所述列线集成的第一和第二端子，并且其中所述第三端子由多晶硅形成，与所述沟道绝缘开。8.权利要求7的阵列，还包括多个第一测试电路，每个第一测试电路连接到所述奇数列线。9.权利要求8的阵列，还包括多个第二测试电路，每个第二测试电路连接到所述偶数列线。10.一种用于测试具有浮栅存储器晶体管类型的非易失性存储器单元的...
【专利技术属性】
技术研发人员：林天乐，沈秉尧，
申请(专利权)人：积忆科技股份有限公司，
类型：发明
国别省市：US[美国]
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