闪速存储器阵列制造技术

一种新型闪速存储器阵列具有存储器单元（４１ａ，４０ｂ）的阵列，每个存储器单元是具有多个端子的浮栅存储器晶体管。该存储器单元（４０ａ，４０ｂ）配置成多行和多列，用字线连接相同行中的存储器单元。行解码器（４４）位于靠近一侧存储器阵列并连接到多个字线，用于接收地址信号和用于提供低电压信号。多个编程线（Ｄ０－Ｄ７）连接到阵列的多行存储器单元（４１ａ，４１ｂ），一个编程线连接到相同行中的存储器单元。该多个编程线（Ｄ０－Ｄ７）与多个字线成直线但空间分开，并且仅仅伸展到行解码器（４４）。高电压发生电路（１００）位于靠近阵列的另一侧，即相对的一侧，并且被连接到多个编程线（Ｄ０－Ｄ７），用于接收地址信号和用于在此响应给多个编程线提供高电压信号。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及用于编程和测试非逸失性存储器单元的非易失性存储器阵列结构。本专利技术还涉及用在非易失性存储器阵列中的负性泵的电路。
技术介绍
闪速存储器单元在本领域是公知的。通常它们以包括多个列和行的阵列形式构成。在1998年7月2日申请的美国待审专利申请序号09/110,096中公开了闪速存储器单元的例子，在此作为参考。存储器单元一般配置成阵列。在美国专利U.S.5,493,534中公开了阵列的一个例子。用在非易失性存储器阵列中的负电荷泵在本领域也是公知的。例如参见U.S.4,673,829；U.S.5,406,517和U.S.5282,170。
技术实现思路
公开了新型闪速存储器阵列的各种方案。本专利技术的一种电可擦除和可编程只读存储器阵列，所述阵列包括存储器单元阵列，每个存储器单元包括具有多个端子的浮栅存储器晶体管，所述存储器单元阵列配置成多行和多列；连接到所述阵列的所述多行存储器单元的多个字线，同时一条字线连接到相同行中的存储器单元；行解码器，其位于靠近所述阵列一侧并连接到所述多个字线，用于接收地址信号和用于将低电压信号提供给在此响应的所述多个字线；连接到所述阵列的所述多行存储本文档来自技高网...

【技术保护点】
一种负电压泵电路，包括：第一输入，用于接收解码的时钟信号；第二输入，用于接收负电压；第一和第二ＰＭＯＳ晶体管，每个都具有第一端子，第二端子，其间具有沟道，以及用于控制在所述第一端子和所述第二端子之间电流流动的栅极；和 所述第一ＰＭＯＳ晶体管的和所述第二ＰＭＯＳ晶体管的所述第一端子连接在一起，并且连接到所述第二输入，所述ＰＭＯＳ晶体管的所述第二端子是所述泵电路的输出并被连接到所述第二ＰＭＯＳ晶体管的所述栅极，以及所述第一ＰＭＯＳ晶体管的所述栅极连接 到所述第二ＰＭＯＳ晶体管的所述第二端子和所述第一输入。

【技术特征摘要】
US 1997-9-19 60/059683;US 1997-9-19 60/059349;US 11.一种负电压泵电路，包括第一输入，用于接收解码的时钟信号；第二输入，用于接收负电压；第一和第二PMOS晶体管，每个都具有第一端子，第二端子，其间具有沟道，以及用于控制在所述第一端子和所述第二端子之间电流流动的栅极；和所述第一PMOS晶体管的和所述第二PMOS晶体管的所述第一端子连接在一起，并且连接到所述第二输入，所述PMOS晶体管的所述第二端子是所述泵电路的输出并被连接到所述第二PMOS晶体管的所述栅极，以及所述第一PMOS晶体管的所述栅极连接到所述第二PMOS晶体管的所述第二端子和所述第一输入。2.权利要求1的负电压泵电路，还包括连接到所述第二输入的启动器电路，接收所述负电压和将启动电压提供给所述第一输入。3.权利要求2的负电压泵电路，其中所述启动电压是所述负电压泵电路的输出，在所述解码时钟信号是不变电压的情况下，代表非选择信号。4.一种存储器阵列，包括配置成多组的非易失性存储器单元的阵列，每组包括多个存储器单元，并且每个存储器单元包括具有多个端子的浮栅存储器晶体管，其中所述存储器晶体管是至少具有一个端...

【专利技术属性】
技术研发人员：林天乐，沈秉尧，
申请(专利权)人：积忆科技股份有限公司，
类型：发明
国别省市：US[美国]