本发明专利技术所公开的测试方法源自一测试器的信号将存储器芯片或存储模块设定至一特定测试模式。此特定测试模式利用比特线感测放大器检测连接至比特线的漏电流缺陷。由一测试器发出一第一测试指令激活一字线。于一特定测试模式开启存储器比特线感测放大器的期间，测试器发出一自第一测试指令延迟的第二测试指令。延迟的第二测试指令允许比特线与字线交叉处的缺陷所导致的漏电流充电比特线的电容，并且被感测放大器所检测。
【技术实现步骤摘要】
本专利技术涉及一种半导体存储器，特别是一种于集成电路测试中测试存储器比特线(bit line)。
技术介绍
集成电路以及特别是半导体存储器芯片的测试，正在面临检测有碍于存储器芯片正常操作的挑战。连接存储单元的行(columns)的比特线正交于连接存储单元的列(rows)的字线，于每一比特线与字线的交叉位置上有可能存在缺陷，导致比特线与字线之间产生漏电流。检测漏电流的方法需要利用感测放大器(sense amplifiers)连接至比特线。为了允许比特线测量漏电流，需要一时间延迟让漏电流充电至比特线电容器中。一种电阻器-电容器RC(resistor capacitor，RC)网整合至存储器芯片中，可藉以提供充分的时间延迟充电比特线电容器，这样一来，感测放大器就可以测量出缺陷。然而，只应用于测试模式的RC网中的电容器相对较大，因而影响到存储器芯片的尺寸大小。美国专利6,826,079(Tran)公开了在一存储单元阵列中减少漏电流的方法与系统，其中一微分(differential)感测放大器分辨出一参考值与一被感测电流。美国专利6,639,861(Stief et al.)公开了利用一控制电流切换至一非导电状态(non-conducting state)，其中于读取数据信号期间可以读取出一比特线的漏电流情形。美国专利6,118,713(Raad)中存储器加重测试(stress test)直指于一减弱状态(weakened state)中写入一逻辑比特(logic bit)，藉以回读出逻辑比特加重(stress)存储，并且识别减弱感测放大器及存储单元。美国专利5,894,445(Kobyashi)公开了一半导体存储器，其中比特线控制电路从一存储单元中读取数据以检测错误。图1示出了一已知技术的信号图，说明一存储器芯片的正常激活，藉以从存储单元中读取数据。于一激活列指令(row-active command，ACT)后、在一固定时间延迟T1下开启字线WL。于开启的字符在线开始产生介于比特线BL与比特线列(bar)BLB之间的差异电位VBL，BLB。于一固定时间延迟T2后开启比特线感测放大器BLSA，并且由比特线感测放大器读取比特线BL与比特线列(bar)BLB。固定的时间延迟T1与T2相较较短，其具有相同值且由一芯片上(on-chip)RC网产生。当字线关闭时，核准一预充电指令PRCH以预充电(pre-charge)一比特线，并且比特线回复至一静止状态(quiescentstate)。图2示出了一已知技术的信号图，说明时间延迟T3应用于芯片与模块测试，藉以延迟开启比特线感测放大器BLSA。时间延迟T3较长，且需要于RC网中具有较大的电容器，其大小占据半导体存储器芯片实际估算中相当的份量。建立时间延迟的长度以允许缺陷产生的漏电流足够充电比特线BL与比特线列(bar)BLB，藉以允许比特线感测放大器BLSA的一漏电流量测。需要产生时间延迟T3的电容器的大小是很大的，且后续将增加存储器芯片的大小。
技术实现思路
本专利技术的目的之一在于测量半导体存储器中的缺陷所导致的比特线漏电流。本专利技术的目的之一在于以一测试器的时序延迟信号控制测量。本专利技术的目的之一在于，当开启一字线并且延伸一段时间时，利用一时序延迟信号启动一充分的延迟时间，藉以于开启比特线感测放大器之前、允许比特线漏电流充电比特线，且比特线感测放大器可以检测到漏电流缺陷。于本专利技术中，激活一字线的测试器指令早于一芯片RC网发展的一第一时间延迟所开启的一字线。当开启字线时，比特线(比特线与比特线列)发展一差异电位。缺陷所导致的任何比特线漏电流开始充电比特线并且影响比特线差异电位。于测试器控制的第二时间延迟末了时，发出一第二测试器指令以开启比特线感测放大器，以测量比特线BL与BLB。第二时间延迟相对较长，且时间长至足够允许漏电流充电至比特线，并且允许感测放大器测量缺陷的结果。若是感测放大器测量其结果异于一默认值时，则判定此存储器芯片为有缺陷的。下面结合附图对本专利技术进行详细说明。附图说明图1是一半导体存储器芯片的正常操作时的已知信号图；图2是一已知知信号图，说明使用半导体存储器芯片内部的RC网测量比特线漏电流的测试操作；图3A是本专利技术的一存储器芯片的方块示意图，利用测试器的一外部信号控制比特线漏电流的测试；图3B是本专利技术的一信号图，显示一外部时序控制，藉以延迟感测放大器的开启以测量比特线漏电流；图4是本专利技术的一方块示意图，说明源自漏电流缺陷的位在线的电荷的测试。附图标记说明10存储器阵列；11字线译码器；12比特线感测放大器；13外部地址；14地址缓冲器；15列地址；16外部指令线；17指令译码器；18测试指令；19控制信号产生器；20字符控制信号；21-BLSA控制信号；30存储器芯片；40、41、42、43、44、45、46、47、48-步骤。具体实施例方式图3A是本专利技术的一实施例的一存储器芯片30(memory chip)的方块示意图。一存储器阵列10(memory array)由若干行与列的存储单元所形成。一字线译码器11(word line decoder)将读取出数据的一列存储单元选择至一比特线感测放大器12(bit line sense amplifiers(BLSA))。一外部地址13，例如于一测试器中形成的地址，连接至一地址缓冲器14(addressbuffer)，其中从地址缓冲器14输出的一列地址15(row address)连接至选择特别字线的字线译码器11。一外部指令线16(external command line)连接至一指令译码器17(command decoder)，此指令译码器17连接指令至一控制信号产生器19(control signal generator)。控制信号产生器19产生一字符控制信号20(word line control signal)连接至字线译码器11以及一BLSA控制信号21连接至比特线感测放大器12。当测试存储器芯片30(memory chip)时，从一测试器而来、以一特定序列形式表示的外部指令线16连接至一指令译码器17以设置存储器芯片30至一测试模式。当存储器芯片30处于测试模式时，藉由外部指令线16的方式、测试器发出(issue)两测试18的第一个，第一测试指令为激活列指令，且其通过控制信号产生器19联系至字线译码器11。第一测试指令激活为藉由地址缓冲器14的外部地址13寻址的存储单元列。于一第一测试指令的时间延迟上，测试器发出一第二测试指令18，第二测试指令于测试模式中用以启动比特线感测放大器，且控制信号产生器19连接BLSA控制信号21至比特线感测放大器12以开启感测放大器。当开启感测放大器时、由比特线感测放大器12量测于第一与第二测试指令18之间储存累积于位在线的电荷。要注意的是，于存储器芯片的正常操作中是无法使用第二测试指令，而是单一激活列指令启动(initiate)一字线的激活，且于存储器芯片内部时间延迟之后利用BLSA控制信号21开启比特线，如图1所示。图3B所示为根据本专利技术的一实施例的方块示意图，说明已经设置于一特定测试模式的存储器芯片，藉以允许测试器控制一激活列指令的时序用以测试比特线的漏本文档来自技高网...
【技术保护点】
一种检测比特线漏电流的方法，包括以下步骤：（ａ）激活（ａｃｔｉｖａｔｉｎｇ）一半导体存储器芯片中的一测试模式；（ｂ）寻址一字线；（ｃ）对该半导体存储器芯片发出（ｉｓｓｕｉｎｇ）一第一测试指令（ｔｅｓｔｃｏｍｍａｎｄ） ，由此开启该字线；（ｄ）等待一预设时间量；（ｅ）对该半导体存储器芯片发出一第二测试指令，由此开启数个比特线感测放大器；（ｆ）于该预设时间量期间测量累积于数个比特在线的电荷；及（ｇ）重复步骤（ｂ）至（ｆ）直到寻 址所有的该字线。
【技术特征摘要】
US 2005-6-14 11/152,4761.一种检测比特线漏电流的方法，包括以下步骤(a)激活(activating)一半导体存储器芯片中的一测试模式；(b)寻址一字线；(c)对该半导体存储器芯片发出(issuing)一第一测试指令(testcommand)，由此开启该字线；(d)等待一预设时间量；(e)对该半导体存储器芯片发出一第二测试指令，由此开启数个比特线感测放大器；(f)于该预设时间量期间测量累积于数个比特在线的电荷；及(g)重复步骤(b)至(f)直到寻址所有的该字线。2.如权利要求1所述的检测比特线漏电流的方法，其中在一短暂固定的时间延迟之后，由该半导体存储器芯片中的一电阻器电容器(RC)网控制发出该第一测试指令。3.如权利要求1所述的检测比特线漏电流的方法，其中由该半导体存储器芯片中一测试器控制等待该预设时间量。4.如权利要求1所述的检测比特线漏电流的方法，其中发出该第二测试指令的步骤初始化一控制信号，以开启该数个比特线感测放大器。5.如权利要求4所述的检测比特线漏电流的方法，其中该第二测试指令仅于该测试模式才起作用。6.一种具有测试模式的半导体存储器芯片，藉以检测比特线漏电流，该具有测试模式的半导体存储器芯片包含(a)用于进入半导体存储器芯片的测试模式的装置；(b)用于发出第一测试指令的装置，由此初始化于对该半导体存储器芯片中的一被寻址的字线的开启；(c)用于发出第二测试指令的装置，由此于一预设时间量后开启数个比特线感测放大器；及(d)用于测量数个比特在线出现的漏电流的装置。7.如权利要求6所述的具有测试模式的半导体存储器芯片，其中在发出该第一测试指令后，由该半导体存储器芯片控制的一时间延迟后，开启该被寻址的字线。8.如权利要求6所述的具有测试模式的半导体存储器芯片，其中发出该第二测试指令从由测试器所开启该被寻址的字线时开始延迟，由此使得从缺陷产生的漏电流充电交叉该被寻址的字线的该数个比特线。9.一种比特线漏电流的...
【专利技术属性】
技术研发人员：戎博斗，刘士晖，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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