存储控制器、存储器和存储系统技术方案

本发明专利技术公开了一种存储控制器、存储器和存储系统。所述存储控制器包含命令处理器。当所述存储控制器执行一访问命令时，所述命令处理器在产生一激活命令至所述存储器以及产生一读取或写入命令至所述存储器之间产生一列地址信息至所述存储器。所述命令处理器基于所述访问命令产生所述列地址信息和所述激活命令。因此，相较于现有技术，所述存储器可利用所述列地址信息快速地开启对应的位开关。列地址信息快速地开启对应的位开关。列地址信息快速地开启对应的位开关。

【技术实现步骤摘要】
存储控制器、存储器和存储系统


[0001]本专利技术涉及一种存储控制器(memory controller)、存储器(memory)和存储系统(memory system)，尤其涉及一种可以减少存储器接收读取命令(或写入命令)以及开启对应的位开关(bit switch)之间的时间间隔的存储控制器、存储器和存储系统。

技术介绍

[0002]请参照图1，图1是现有技术所公开的一种动态随机存取存储(dynamic random access memory，DRAM)控制器10的示意图。如图1所示，动态随机存取存储控制器10的一边可通过动态随机存取存储控制器10的高级可扩展接口(advanced eXtensible interface，AXI)总线102耦接多个主机H1
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Hn，以及动态随机存取存储控制器10的另一边可通过动态随机存取存储控制器10的物理层接口(port physical layer(PHY)interface)112耦接多个存储器M1
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Mm，其中多个存储器M1
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Mm可以是双倍数据速率(Double Data Rate，(DDR～DDR4或更高阶)存储器，低功耗(low Power)双倍数据速率(LPDDR～LPDDR4或更高阶)存储器等。另外，n和m为大于1的整数。
[0003]如图1所示，动态随机存取存储控制器10还包含仲裁和映射单元(arbitration and mapping unit)104，物理队列(physical queue)106，排序引擎(sequence engine)108，命令处理器110，和双倍数据速率物理层接口(double data rate PHY interface，DFI)总线111。仲裁和映射单元104可决定产生自多个主机H1
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Hn的多个访问命令(或命令)的优先顺序，以及将所述多个命令从高级可扩展接口(AXI)地址映像至存储器地址。然后，物理队列106可根据映射的所述存储器地址的优先顺序(对应所述多个命令的优先顺序)，将所述多个命令储存为一命令队列202(如图2所示)。例如，如图2所示，命令队列202具有16个对列0
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15(分别对应命令C0
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C15)，其中每个队列有36位(bit)，以及所述36位包括命令位、区块(bank)地址数据、行地址数据和列地址数据。另外，命令C0
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C15中的每个命令可对应来自动态随机存取存储器的8位(8
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bits)长度的读取(read)或写入(write)命令。然后物理队列106可以依序传送多个命令C0
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C15至排序引擎108。例如物理队列106可以依序传送命令C0
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C2至排序引擎108内的寄存器FIFOO0
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FIFOO2(如图3所示)。也就是说命令C0
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C2是依序分别储存在寄存器FIFOO0
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FIFOO2。另外，如图3所示，包含在排序引擎108中的有限状态机(finite state machine)1082可根据对应寄存器FIFOO0
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FIFOO2的顺序，执行储存在寄存器FIFOO0
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FIFOO2的命令C0
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C2。例如有限状态机1082首先执行储存在寄存器FIFOO0的命令C0(具有顺序1)，然后依序执行储存在寄存器FIFOO1的命令C1(具有顺序2)以及储存在寄存器FIFOO2的命令C2(具有顺序3)。之后命令处理器110也依序处理命令C0、命令C1和命令C2，其中命令处理器110处理命令C0、命令C1和命令C2的操作时序可参照图4。如图4所示，以存储器M1为例，命令C0为对应存储器M1的区块0的行11和列11地址(K0_row11/col11)的读取命令，命令C1为对应存储器M1的区块7的行22和列22地址(K7_row22/col22)的读取命令，以及命令C2为对应存储器M1的区块5的行33和列33地址(K5_row33/col33)的读取命令。当有限状态机1082执行命令C0时，有限状态机1082首先检查区块0的行11是否被激活。如果
区块0的行11没被激活以及区块0的其他行被激活，则有限状态机1082进入一预充电状态以及控制命令处理器110(在图4所示的时间t1)产生一预充电命令PRECH_K0。如图4所示，在命令处理器110产生预充电命令PRECH_K0之后的时间间隔tRP(由电子设备工程联合委员会(Joint Electron Device Engineering Council，JEDEC)的双倍数据速率存储器规范所定义)之后，命令处理器110可产生一激活命令ACT_K0_R11(如图4所示的时间t4)以选择区块0的行11，其中行11的地址将伴随激活命令ACT_K0_R11同时被存储器M1接收。在命令处理器110产生激活命令ACT_K0_R11之后的时间间隔tRCD(由电子设备工程联合委员会的双倍数据速率存储器规范所定义)之后，命令处理器110可产生一读取命令RD_K0_C11以选择区块0的列11(如图4所示的时间t6)，其中列11的地址也将伴随着读取命令RD_K0_C11同时被存储器M1接收。在存储器M1接收读取命令RD_K0_C11后，耦接存储器M1的区块0的行11和列11的存储单元所储存的数据将被读取。然而如果命令C0是要写入数据至耦接存储器M1的区块0的行11和列11的存储单元内，则此时命令处理器110将产生对应区块0的行11和列11的写入命令(未绘示于图4)给存储器M1。然后存储器M1将根据所述写入命令使所述数据写入至耦接存储器M1的区块0的行11和列11的存储单元内。
[0004]在时间间隔tRP和时间间隔tRCD期间，命令处理器110可基于一些预先规则(look ahead rules)先处理命令C1和/或命令C2的部分。例如在对应命令C0的激活命令ACT_K0_R11产生之前，有限状态机1082可控制命令处理器110产生对应命令C1的预充电命令PRECH_K7(如图4所示的时间t2)以及之后产生对应命令C2的激活命令ACT_K5_R33(如图4所示的时间t3)。另外，在时间间隔tRCD期间，有限状态机1082可控制命令处理器110产生对应命令C1的激活命令ACT_K7_R22(如图4所示的时间t5)。另外，值得注意的是，在图4的操作时序中，不像命令C0和命令C1，因为根据命令C2要被读取或者写入的区块5可能已经在时间t1之前被预充电(或已被执行自动刷新命令(auto
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refresh command)或预充所有命令(pre
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charge all command))，所以命令处理器110在时间t1
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T3之间并没有产生对应命令C2的预充电命令。另外，当对应命令C0的读取命令RD_K0_C11被发出时，储存在寄存器FIFOO1内的命令C1将会转移并储本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于存储器的存储控制器，其特征在于包含∶一命令处理器；其中当所述存储控制器执行一访问命令时，所述命令处理器在产生一读取或写入命令至所述存储器之前产生一列地址信息至所述存储器；其中所述列地址信息和所述读取或写入命令是基于所述访问命令产生。2.如权利要求1所述的存储控制器，其特征在于∶所述命令处理器在产生一激活命令以及产生所述读取或写入命令之间产生所述列地址信息至所述存储器，其中所述激活命令是基于所述访问命令产生。3.如权利要求2所述的存储控制器，其特征在于∶所述命令处理器还用于在产生所述激活命令之前基于所述访问命令产生一预充电命令。4.如权利要求1所述的存储控制器，其特征在于∶所述命令处理器还用于在所述存储器接收所述读取或写入命令之前产生一预先列地址命令至所述存储器，所述命令处理器基于所述访问命令产生所述预先列地址命令，以及在所述预先列地址命令和所述读取或写入命令之间存在一预定时间。5.如权利要求4所述的存储控制器，其特征在于∶所述列地址信息和所述预先列地址命令是在一个时钟周期内或同时产生至所述存储器。6.如权利要求4所述的存储控制器，其特征在于∶在对应另一访问命令的另一读取或写入命令产生后，对应所述访问命令的所述预先列地址命令和所述列地址信息产生，其中所述存储控制器在所述访问命令之前执行所述另一访问命令。7.如权利要求1所述的存储控制器，其特征在于还包含∶一排序引擎，耦接于所述命令处理器，其中所述访问命令储存在所述排序引擎，以及所述排序引擎根据所述访问命令，控制所述命令处理器依序产生所述列地址信息和所述读取或写入命令。8.一种可以从存储控制器接收访问命令的存储器，其特征在于包含∶一第一解码器，用于解码对应所述访问命令的一读取或写入命令；其中所述存储器在接收所述读取或写入命令之前，接收对应所述访问命令的一列地址信息。9.如权利要求8所述的存储器，其特征在于还包含∶一第二解码器，用于解码对应所述访问命令的一激活命令；其中所述存储器在接收所述激活命令后的一时钟下降沿或一时钟上升沿接收所述列地址信息。10.如权利要求8所述的存储器，其特征在于还包含∶一第三解码器，用于解码对应所述访问命令的一预先列地址命令；其中所述预先列地址命令是在所述存储器...

【专利技术属性】
技术研发人员：夏浚，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：