半导体存储器制造技术

本实用新型专利技术涉及半导体制造技术领域，尤其涉及一种半导体存储器。所述半导体存储器包括：衬底，所述衬底内具有多条字线以及位于相邻两条字线之间的导电接触区；沟槽，位于所述导电接触区内；接触窗口，位于所述导电接触区内，所述接触窗口位于所述沟槽上方且与所述沟槽连通，所述接触窗口的宽度大于所述沟槽的宽度；接触插塞，接触窗口，位于所述导电接触区内，所述接触窗口位于所述沟槽上方且与所述沟槽连通，所述接触窗口的宽度大于所述沟槽的宽度。本实用新型专利技术增大了接触插塞与导电接触区之间的接触面积，从而降低接触插塞与导电接触区之间的接触电阻，改善了半导体存储器的性能，提高了半导体存储器的良率。

Semiconductor memory

【技术实现步骤摘要】
半导体存储器
本技术涉及半导体制造
，尤其涉及一种半导体存储器。
技术介绍
动态随机存储器(DynamicRandomAccessMemory，DRAM)是计算机等电子设备中常用的半导体存储器，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启与关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。在现有的半导体存储器制造工艺中，为了增加存储单元的充放电速度，主要是利用增加存储单元接触插塞与存储单元接触区之间的接触面积和/或位线接触插塞与位线接触区之间的接触面积，来达到降低接触电阻的效果。在6F2(例如3F×2F)的存储单元工艺基础上，随着技术节点的演进，增加存储单元接触插塞与存储单元接触区之间的接触面积和/或位线接触插塞与位线接触区之间的接触面积的难度越来越大，对半导体存储器制造工艺的改进难度越来越大。因此，如何降低半导体存储器内部的接触电阻，从而改善半导体存储器的性能，是目前亟待解决的技术问题。
技术实现思路
本技术提供一种半导体存储器，用于解决现有的半导体存储器内部接触电阻较大的问题，以改善半导体存储器的性能，提高半导体存储器的良率。为了解决上述问题，本技术提供了一种半导体存储器，包括：衬底，所述衬底内具有多条字线以及位于相邻两条字线之间的导电接触区；沟槽，位于所述导电接触区内；接触窗口，位于所述导电接触区内，所述接触窗口位于所述沟槽上方且与所述沟槽连通，所述接触窗口的宽度大于所述沟槽的宽度；接触插塞，接触窗口，位于所述导电接触区内，所述接触窗口位于所述沟槽上方且与所述沟槽连通，所述接触窗口的宽度大于所述沟槽的宽度。可选的，还包括：绝缘层，位于所述导电接触区与所述字线之间，用于电性隔离所述导电接触区与所述字线；所述字线的顶面与所述接触部的底面均位于所述绝缘层的顶面之下。可选的，所述导电接触区为存储单元接触区或位线接触区。可选的，多条所述字线将所述衬底划分为若干个交替排列的存储单元接触区和位线接触区；所述沟槽包括位于所述存储单元接触区的第一沟槽和位于所述位线接触区的第二沟槽；所述接触窗口包括位于所述存储单元接触区且与所述第一沟槽连通的第一接触窗口和位于所述位线接触区且与所述第二沟槽连通的第二接触窗口；所述第一接触窗口的宽度大于所述第一沟槽的宽度，所述第二接触窗口的宽度大于所述第二沟槽的宽度。可选的，所述接触插塞包括存储单元接触插塞和位线接触插塞；所述存储单元接触插塞包括位于所述第一沟槽内的第一接触部、以及位于所述第一接触窗口内且与所述第一接触部的顶部电连接的第一插塞部；所述位线接触插塞包括位于所述第二沟槽内的第二接触部、以及位于所述第二接触窗口内且与所述第二接触部的顶部电连接的第二插塞部。可选的，在沿垂直所述衬底的方向上，所述第一接触部的底面位于所述第一插塞部的底面之下且位于所述字线的顶面之上，所述第二接触部的底面位于所述第二插塞部的底面之下且位于所述字线的顶面之上。可选的，在沿垂直于所述衬底的方向上，所述第一接触部的底面距离所述第一插塞部的底面的距离大于或者等于所述第一接触部的底面距离所述字线的顶面的距离，且所述第二接触部的底面距离所述第二插塞部的底面的距离大于或者等于所述第二接触部的底面距离所述字线的顶面的距离。可选的，所述第一接触部的材料与所述第一插塞部的材料相同，且所述第二接触部的材料与所述第二插塞部的材料相同。可选的，所述第一接触部、所述第一插塞部、所述第二接触部和所述第二插塞部的材料均为多晶硅材料。可选的，所述接触窗口的宽度小于或者等于所述导电接触区的宽度。本技术提供的半导体存储器，通过在导电接触区内形成沟槽以及与所述沟槽连通的接触窗口，使得用于与所述导电接触区电性接触的接触插塞填充满所述沟槽以及所述接触窗口，增大了接触插塞与导电接触区之间的接触面积，从而降低接触插塞与导电接触区之间的接触电阻，改善了半导体存储器的性能，提高了半导体存储器的良率。附图说明附图1是本技术具体实施方式中半导体存储器的形成方法流程图；图2A-图2I是本技术具体实施方式在形成半导体存储器的过程中主要的工艺截面示意图。具体实施方式下面结合附图对本技术提供的半导体存储器的具体实施方式做详细说明。本具体实施方式提供了一种半导体存储器的形成方法，附图1是本技术具体实施方式中半导体存储器的形成方法流程图，图2A-图2I是本技术具体实施方式在形成半导体存储器的过程中主要的工艺截面示意图。本具体实施方式中所述的半导体存储器可以是但不限于DRAM存储器。如图1、图2A-图2I所示，本具体实施方式提供的半导体存储器的形成方法，包括如下步骤：步骤S11，形成一衬底20，所述衬底20内具有多条字线21以及位于相邻两条字线21之间的导电接触区。可选的，所述导电接触区为存储单元接触区22或位线接触区23。具体来说，所述衬底20可以为Si衬底、Ge衬底、SiGe衬底、SOI(SiliconOnInsulator，绝缘体上硅)或者GOI(GermaniumOnInsulator，绝缘体上锗)等。在本具体实施方式中，以所述衬底20为P-型硅衬底为例进行说明。所述衬底20内具有多个呈阵列排布的有源区AA，相邻两个所述有源区AA之间通过STI(ShallowTrenchIsolation，浅沟槽隔离结构)隔开，所述字线21可以是位于所述有源区AA内的字线和/或位于STI中的字线。如图2A所示，所述字线21为埋入式字线，且所述字线21沿Y轴方向延伸，多条所述字线沿X轴方向平行排布。所述存储单元接触区22位于所述位线接触区23的相对两侧，且所述存储单元接触区22与所述位线接触区23的材料可以均为N-型硅。步骤S12，形成一沟槽于所述导电接触区。可选的，多条所述字线21将所述衬底20划分为若干个交替排列的存储单元接触区22和位线接触区23；形成一沟槽于所述导电接触区的具体步骤包括：刻蚀所述衬底20，形成第一沟槽291于所述存储单元接触区22、并同时形成第二沟槽292于所述位线接触区23。可选的，所述衬底20表面还具有第一掩膜层26，所述第一掩膜层26中具有与多条所述字线21一一对应的多个第一开口261，如图2A所示；形成第一沟槽291于所述存储单元接触区22、并同时形成第二沟槽292于所述位线接触区23的具体步骤包括：形成至少填充满所述第一开口261的第二掩膜层27，如图2B所示；去除所述第一掩膜层26，于所述第二掩膜层27中同时形成暴露所述存储单元接触区22的第二开口271和暴露所述位线接触区23的第三开口272；沿所述第二开口271刻蚀所述存储单元接触区22、并同本文档来自技高网...

【技术保护点】
1.一种半导体存储器，其特征在于，包括：/n衬底，所述衬底内具有多条字线以及位于相邻两条字线之间的导电接触区；/n沟槽，位于所述导电接触区内；/n接触窗口，位于所述导电接触区内，所述接触窗口位于所述沟槽上方且与所述沟槽连通，所述接触窗口的宽度大于所述沟槽的宽度；/n接触插塞，包括填充于所述沟槽的接触部和填充于所述接触窗口且与所述接触部电连接的插塞部。/n

【技术特征摘要】
1.一种半导体存储器，其特征在于，包括：
衬底，所述衬底内具有多条字线以及位于相邻两条字线之间的导电接触区；
沟槽，位于所述导电接触区内；
接触窗口，位于所述导电接触区内，所述接触窗口位于所述沟槽上方且与所述沟槽连通，所述接触窗口的宽度大于所述沟槽的宽度；
接触插塞，包括填充于所述沟槽的接触部和填充于所述接触窗口且与所述接触部电连接的插塞部。


2.根据权利要求1所述的半导体存储器，其特征在于，还包括：
绝缘层，位于所述导电接触区与所述字线之间，用于电性隔离所述导电接触区与所述字线；
所述字线的顶面与所述接触部的底面均位于所述绝缘层的顶面之下。


3.根据权利要求1所述的半导体存储器，其特征在于，所述导电接触区为存储单元接触区或位线接触区。


4.根据权利要求1所述的半导体存储器，其特征在于，多条所述字线将所述衬底划分为若干个交替排列的存储单元接触区和位线接触区；
所述沟槽包括位于所述存储单元接触区的第一沟槽和位于所述位线接触区的第二沟槽；
所述接触窗口包括位于所述存储单元接触区且与所述第一沟槽连通的第一接触窗口和位于所述位线接触区且与所述第二沟槽连通的第二接触窗口；
所述第一接触窗口的宽度大于所述第一沟槽的宽度，所述第二接触窗口的宽度大于所述第二沟槽的宽度。


5.根据权利要求4所述的半导体存储器，其特征在于，所述接触插塞包括存储单元接触插塞和位...

【专利技术属性】
技术研发人员：江文涌，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽;34