半导体结构的制造方法技术

一种半导体结构的制造方法，包括沉积一硅层，其包括位于多个条形体上方的第一部以及填入于条形体之间的沟槽内的第二部。条形体突出高于一基体结构。上述方法还包括实施退火而容许部分的硅层的第一部朝向沟槽的下部移动，并实施蚀刻而去除硅层的若干部分。

【技术实现步骤摘要】
半导体结构的制造方法
本公开实施例涉及一种半导体技术，且具体涉及一种半导体结构的制造方法，以在间隙填充过程中减少缝隙及孔洞及鳍部弯曲。
技术介绍
集成电路(integratedcircuit,IC)材料与设计的技术进展造就了各个IC世代，每一世代的电路都比前世代来得更小更为复杂。在IC进展课题中，功能密度(即，单位芯片面积的内连装置数量)普遍增加，而几何尺寸则缩小。上述尺寸微缩工艺因生产效率的增加及相关成本的降低而有所助益。上述尺寸微缩工艺也已增加IC加工及制造的复杂度，而因应这些进展，IC加工及制造需要类似的演进。举例来说，现已导入鳍式场效晶体管(FinField-EffectTransistors,FinFETs)来取代平面式晶体管。鳍式场效晶体管(FinFETs)的结构以及鳍式场效晶体管(FinFETs)的制造方法正逐步发展中。
技术实现思路
根据一些实施例，提供一种半导体结构的制造方法，包括︰沉积一第一硅层，其中第一硅层包括：一第一部，位于突出高于一基体结构的多个条形体上方；以及一第二部，填入条形体之间的多个沟槽内；实施一第一退火而容许部分的第一硅层的第一部朝向沟槽的下部移动；以及对第一硅层实施一第一蚀刻而去除第一硅层的若干部分。根据一些实施例，提供一种半导体结构的制造方法，包括︰形成多个源极/漏极区于多个半导体鳍部上，其中半导体鳍部位于多个虚置栅极堆叠之间；形成一介电层于源极/漏极区及虚置栅极堆叠上；将一半导体材料完全填满位于虚置栅极堆叠之间的多个沟槽，其中完全填满沟槽包括：实施一第一沉积-退火-蚀刻循环周期而形成一第一半导体层于介电层上，而第一半导体层局部填入位于虚置栅极堆叠之间的沟槽内；平坦化半导体材料直至露出虚置栅极堆叠；以多个取代栅极来取代虚置栅极堆叠；以及去除半导体材料及第一半导体层的余留部分。根据一些实施例，提供一种半导体结构的制造方法，包括︰实施多个沉积-退火-蚀刻循环周期以堆叠多个半导体层，而半导体层包括：多个第一部，位于多个虚置栅极堆叠上；以及多个第二部，局部填入位于虚置栅极堆叠之间的多个沟槽内，其中虚置栅极堆叠突出于多个隔离区上方，且其中每一沉积-退火-蚀刻循环周期包括：沉积一顺应性半导体层；对顺应性半导体层实施退火，以将顺应性半导体层转成具有厚底轮廓的非顺应性半导体层；以及实施蚀刻，以局部去除非顺应性半导体层；以及将一额外半导体层填入沟槽的余留部分。附图说明图1至图20A及图20B示出根据一些实施例的鳍式场效晶体管(FinFET)的中间制造阶段的立体及面示意图。图21至图28示出根据一些实施例之间隙填充工艺的中间阶段的剖面示意图。图29示出根据一些实施例的形成鳍式场效晶体管的流程图。图30示出根据一些实施例之间隙填充工艺的流程图。附图标记说明：20基底21抗击穿(APT)区22外延半导体层24垫氧化层26、40、42、68硬式掩模层28沟槽30半导体条形体32浅沟槽隔离(STI)区34半导体鳍部36虚置栅极介电层38虚置栅极电极层46虚置栅极电极48第一栅极间隙壁50虚置栅极堆叠54A、54B外延半导体区56A、56B源极/漏极区58、112介电层60半导体层62、74凹口64保护层66取代栅极70栅极介电层72栅极电极76额外的栅极间隙壁78硅化层80蚀刻停止层82内层介电(ILD)层84边界110条形体114沟槽120基体结构122、122A半导体层(硅层)122B硅层126颈缩部200、300装置区400方法402、404、406、408、410、412、414、416、418、420、422、502、504、506、508工艺步骤500工艺流程T1、T2、T3、T3A、T3A’、T3B、T3B’、T3C、T4A、T4A’、T4B、T4B’厚度W1、W2、W3、W4、W3’、W4’宽度具体实施方式以下的公开内容提供许多不同的实施例或范例，以实施本公开的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本公开。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，也包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开内容在各个不同范例中会重复标号和/或文字。重复是为了达到简化及明确目的，而非自行指定所探讨的各个不同实施例和/或配置之间的关系。再者，在空间上的相关用语，例如“下方”、“之下”、“下”、“上方”、“上”等等在此处是用以容易表达出本说明书中所绘示的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所绘示的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。根据各种不同的实施例提供鳍式场效晶体管(FinFETs)及其制造方法，也详述一些例示性的间隙填充工艺。配合附图说明鳍式场效晶体管(FinFETs)的中间制造阶段，也详述一些实施例的某些变化。全文的不同附图及解说的实施例中相同部件使用相同标号。图1至图20A及图20B示出根据一些实施例的鳍式场效晶体管(FinFET)的中间制造阶段的立体及面示意图。图1至图20A及图20B所示的工艺步骤也配合图29的工艺流程400进行解说。图1示出基底20的立体示意图，基底20可为晶片的一部分。基底20可为一半导体基底，例如一硅基底、硅碳基底、一绝缘层上覆硅(silicon-on-insulator)基底或由其他半导体材料所组成的基底。基底20可轻掺杂p型或n型杂质。可对基底20的顶部进行抗击穿(Anti-Punch-Through,APT)注入(如箭号所示)而形成抗击穿(APT)区21。在抗击穿(APT)注入过程中所注入的掺杂物的导电型相反于所对应的待形成鳍式场效晶体管(FinFET)的源极/漏极区(未示出)的导电型。抗击穿(APT)区21延伸于后续形成于所得到鳍式场效晶体管(FinFET)内的源极/漏极区下方，抗击穿(APT)区21将于后续工艺中形成并用以降低从源极/漏极区到基底20的漏电流。根据一些实施例，抗击穿(APT)区21的掺杂浓度约在1×1018/cm3至1×1019/cm3的范围。为了简化目的，后续的附图中可能未加以图示说明。请参照图2，外延半导体层22经由外延工艺而生长于基底20上方。全文说明中，外延半导体层22结合基底20也称作半导体基底。外延半导体层22可包括硅锗(SiGe)、硅碳或硅(无锗及碳)。当由SiGe所组成时，外延半导体层22的锗百分比(原子百分比)约在25％至35％的范围，然而也可采用高于或低于此范围的锗百分比。可以理解的是全文说明中所列的数值为范例说明，且可变更为不同数值。垫氧化层24及硬式掩模层26形成于外延半导体层22上。根据一些实施例，垫氧化层24由氧化硅组成，其可通过氧化外延半导体层22的一表面层而形成。硬式掩模层26可由氮化硅、氮氧化硅、碳化硅、碳氮化硅(siliconcarbo-nitri本文档来自技高网...

【技术保护点】
1.一种半导体结构的制造方法，包括︰沉积一第一硅层，其中该第一硅层包括：一第一部，位于突出高于一基体结构的多个条形体上方；以及一第二部，填入所述多个条形体之间的多个沟槽内；实施一第一退火而容许部分的该第一硅层的该第一部朝向所述多个沟槽的下部移动；以及对该第一硅层实施一第一蚀刻而去除该第一硅层的若干部分。

【技术特征摘要】
2017.09.29 US 15/720,0871.一种半导体结构的制造方法，包括︰沉积一第一硅层，其中该第一硅层包括：一第一部，位于突出高于一基体结构的多个条形体上方；以及一第二部，填入所述多个条形体之间的多个沟槽内；实施一第一退火而容许部分的该第一硅层的该第一部朝向所述多个沟槽的下部移动；以及对该第一硅层实施一第一蚀刻而去除该第一硅层的若干部分。2.如权利要求1所述的半导体结构的制造方法，还包括：沉积一第二硅层；实施一第二退火，以对该第一硅层及该第二硅层进行退火；以及对该第一硅层及该第二硅层实施一第二蚀刻。3.如权利要求1所述的半导体结构的制造方法，其中所述多个条形体包括多个半导体鳍部，且该制造方法还包括形成一虚置栅极介电层于所述多个半导体鳍部上，而该第一硅层沉积于该虚置栅极介电层上。4.如权利要求1所述的半导体结构的制造方法，还包括图案化该第一硅层而形成一虚置栅极堆叠。5.如权利要求1所述的半导体结构的制造方法，其中于介于450℃至600℃之间的温度实施该第一退火。6.一种半导体结构的制造方法，包括︰形成多个源极/漏极区于多个半导体鳍部上，其中所述多个半导体鳍部位于多个虚置栅极堆叠之间；形成一介电层于所述多个源极/漏极区及所述多个虚置栅极堆叠上；将一半导体材料完全填满位于所述多个虚置栅极堆叠之间的多个沟槽，其中完全填满所述多个沟槽包括：实施一第一沉积-退...

【专利技术属性】
技术研发人员：余德伟，陈建豪，张家敖，梁品筑，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71