半导体封装结构及其制作方法技术

本发明专利技术提供一种半导体封装结构及其制作方法，半导体封装结构包括基底、至少一电子元件、封装胶体以及重布线路层。基底包括导热绝缘层、图案化线路层以及金属层。导热绝缘层具有彼此相对的第一表面以及第二表面。图案化线路层配置于导热绝缘层上且暴露出导热绝缘层的部分第一表面。金属层配置于导热绝缘层上且完全覆盖导热绝缘层的第二表面。电子元件配置于基底上且与图案化线路层电连接。封装胶体至少包覆电子元件。重布线路层配置于封装胶体上且与电子元件电连接，其中封装胶体的边缘约略切齐于基底的边缘。

Semiconductor Packaging Structure and Its Fabrication Method

The invention provides a semiconductor packaging structure and a manufacturing method thereof. The semiconductor packaging structure comprises a substrate, at least one electronic component, a packaging colloid and a reconfiguration circuit layer. The substrate includes thermal conductive insulating layer, patterned circuit layer and metal layer. The thermal conductive insulating layer has a first surface and a second surface opposite to each other. The patterned circuit layer is arranged on the thermal conductive insulating layer and exposes part of the first surface of the thermal conductive insulating layer. The metal layer is arranged on the thermal insulating layer and completely covers the second surface of the thermal insulating layer. The electronic components are arranged on the substrate and electrically connected with the patterned circuit layer. The encapsulation colloid is at least encapsulated with electronic components. The reconfiguration circuit layer is arranged on the encapsulation colloid and electrically connected with the electronic component, in which the edge of the encapsulation colloid is slightly aligned with the edge of the substrate.

【技术实现步骤摘要】
半导体封装结构及其制作方法
本专利技术涉及一种半导体封装结构及其制作方法，尤其涉及一种具有较佳散热效果的半导体封装结构及其制作方法。
技术介绍
在现有的四方扁平无引脚(QuadFlatNo-Lead；QFN)封装结构中，通常是将芯片配置于导线架(leadframe)上。导线架具有芯片座以及多个引脚，且芯片经由接合引线电连接至导线架的这些引脚。这些引脚、接合引线与芯片被封装胶体封装与保护，并且这些引脚的底部暴露于封装材料之外，用以电连接至例如印刷电路板的一外接装置。然而，在上述的四方扁平无引脚封装结构中，由于需将芯片配置于导线架上，因此封装结构整体的厚度很难进一步减少。再者，由于四方扁平无引脚封装结构采用导线架作为主架构，因此无须使用焊料，故较难将需通过焊料连接的电阻、电容或电感等被动元件内埋于封装结构。此外，在封装结构内的电子元件运作时，会产生大量的热能，倘若热能无法逸散而不断地堆积，则封装结构可能会因为过热而导致效能衰减或使用寿命缩短，严重者甚至造成永久性的损坏。因此，如何进一步降低封装结构的整体厚度，且可以将不同类型的电子元件整合于封装结构中，并提升封装结构的散热效率，实已成目前亟欲解决的课题。
技术实现思路
本专利技术提供一种半导体封装结构及其制作方法，其可降低封装结构的整体厚度且具有较佳的散热效果。本专利技术提供一种半导体封装结构，其包括一基底、至少一电子元件、一封装胶体以及一重布线路层。基底包括一导热绝缘层、一图案化线路层以及一金属层。导热绝缘层具有彼此相对的一第一表面以及一第二表面。图案化线路层配置于导热绝缘层上且暴露出导热绝缘层的部分第一表面。金属层配置于导热绝缘层上且完全覆盖导热绝缘层的第二表面。电子元件配置于基底上且与图案化线路层电连接。封装胶体至少包覆电子元件。重布线路层配置于封装胶体上且与电子元件电连接，其中封装胶体的边缘约略切齐于基底的边缘。在本专利技术的一实施例中，上述的半导体封装结构还包括至少一导电通孔。导电通孔贯穿封装胶体，其中重布线路层通过导电通孔而与基底的图案化线路层电连接。在本专利技术的一实施例中，上述的半导体封装结构还包括一黏着层。黏着层配置于基底上，其中电子元件通过黏着层而固定于基底上。在本专利技术的一实施例中，上述的半导体封装结构还包括一第一防焊层以及一第二防焊层。第一防焊层配置于基底的金属层上，其中第一防焊层具有至少一第一开口，第一开口暴露出部分金属层，而定义出至少一第一接垫。第二防焊层配置于封装胶体上且覆盖重布线路层，其中第二防焊层具有至少一第二开口，第二开口暴露出部分重布线路层，而定义出至少一第二接垫。在本专利技术的一实施例中，上述的半导体封装结构还包括一第三防焊层。第三防焊层配置于基底的导热绝缘层上，且第三防焊层位于封装胶体与导热绝缘层之间。第三防焊层覆盖图案化线路层，其中第三防焊层具有至少一第三开口，第三开口暴露出部分图案化线路层，而定义出至少一第三接垫，而电子元件位于第三接垫上。在本专利技术的一实施例中，上述的半导体封装结构还包括至少一散热元件。散热元件配置于第一接垫上。在本专利技术的一实施例中，上述的至少一电子元件包括多个电子元件。这些电子元件彼此串联、并联、电性独立或上述的组合。在本专利技术的一实施例中，上述的至少一电子元件包括一主动元件与一被动元件。在本专利技术的一实施例中，上述的重布线路层包括一重布线路以及多个导电盲孔。重布线路配置于封装胶体上。导电盲孔位于封装胶体内且连接电子元件以及重布线路。在本专利技术的一实施例中，上述的导热绝缘层的导热系数介于1W/(mK)至100W/(mK)之间。本专利技术的半导体封装结构的制作方法包括下列步骤。提供一基底。基底包括一导热绝缘层、一图案化线路层以及一金属层。导热绝缘层具有彼此相对的一第一表面以及一第二表面。图案化线路层配置于导热绝缘层上且暴露出导热绝缘层的部分第一表面。金属层配置于导热绝缘层上且完全覆盖导热绝缘层的第二表面。配置至少一电子元件于基底上，其中电子元件与图案化线路层电连接。形成一封装胶体以至少包覆电子元件。形成一重布线路层于封装胶体上，其中重布线路层与电子元件电连接，且封装胶体的边缘约略切齐于基底的边缘。在本专利技术的一实施例中，上述的半导体封装结构的制作方法还包括于形成封装胶体以至少包覆电子元件之后，且于形成重布线路层于封装胶体上之前，形成贯穿封装胶体的至少一导电通孔，其中重布线路层通过导电通孔而与基底的图案化线路层电连接。在本专利技术的一实施例中，上述的半导体封装结构的制作方法还包括于提供基底之后，且于配置电子元件于基底上之前，形成一黏着层于基底上，以使配置于基底上的电子元件通过黏着层而固定于基底上。在本专利技术的一实施例中，上述的半导体封装结构的制作方法还包括形成一第一防焊层于基底的金属层上，其中第一防焊层具有至少一第一开口，第一开口暴露出部分金属层，而定义出至少一第一接垫；以及形成一第二防焊层于封装胶体上且覆盖重布线路层，其中第二防焊层具有至少一第二开口，第二开口暴露出部分重布线路层，而定义出至少一第二接垫。在本专利技术的一实施例中，上述的半导体封装结构的制作方法还包括形成一第三防焊层于基底的导热绝缘层上且覆盖图案化线路层，其中第三防焊层具有至少一第三开口，第三开口暴露出部分图案化线路层，而定义出至少一第三接垫，电子元件位于第三接垫上。在本专利技术的一实施例中，上述的半导体封装结构的制作方法还包括配置至少一散热元件于第一接垫上。在本专利技术的一实施例中，上述的至少一电子元件包括多个电子元件。这些电子元件彼此串联、并联、电性独立或上述的组合。在本专利技术的一实施例中，上述的至少一电子元件包括一主动元件与一被动元件。在本专利技术的一实施例中，上述的重布线路层包括一重布线路以及多个导电盲孔。重布线路配置于封装胶体上。导电盲孔位于封装胶体内且连接电子元件以及重布线路。在本专利技术的一实施例中，上述的导热绝缘层的导热系数介于1W/(mK)至100W/(mK)之间。基于上述，在本专利技术的半导体封装结构的设计中，电子元件是配置于基底上且与图案化线路层电连接，因此电子元件所产生的热可依序通过基底的图案化线路层、导热绝缘层以及金属层而传递至外界，可具有较佳的散热效果。再者，本专利技术的电子元件并不是配置于现有的导线架上，而是配置于基底上，因此本专利技术的半导体封装结构可将不同类型的电子元件整合于基底上，除了可具有较薄的封装厚度外，也可具有较广的应用性。此外，本专利技术的封装胶体的边缘约略切齐于基底的边缘因此本专利技术的半导体封装结构可应用于覆晶技术封装结构与四方扁平无引脚封装结构。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1A至图1J是依照本专利技术的第一实施例的一种半导体封装结构的制作方法的剖面示意图。图2是依照本专利技术的第二实施例的一种半导体封装结构的剖面示意图。图3是依照本专利技术的第三实施例的一种半导体封装结构的剖面示意图。图4是依照本专利技术的第四实施例的一种半导体封装结构的剖面示意图。图5是依照本专利技术的第五实施例的一种半导体封装结构的剖面示意图。附图标记说明100、200、300、400、500：半导体封装结构；110、110a、310：基底；110b、150a、160a：边缘；111、311：导热绝缘层；111a：第一表面；111b：第二表面本文档来自技高网...

【技术保护点】
1.一种半导体封装结构，其特征在于，包括：基底，包括：导热绝缘层，具有彼此相对的第一表面以及第二表面；图案化线路层，配置于所述导热绝缘层上且暴露出所述导热绝缘层的部分所述第一表面；以及金属层，配置于所述导热绝缘层上且完全覆盖所述导热绝缘层的所述第二表面；至少一电子元件，配置于所述基底上且与所述图案化线路层电连接；封装胶体，至少包覆所述至少一电子元件；以及重布线路层，配置于所述封装胶体上且与所述至少一电子元件电连接，其中所述封装胶体的边缘约略切齐于所述基底的边缘。

【技术特征摘要】
2017.12.19 TW 106144651;2017.07.07 US 62/529,479;21.一种半导体封装结构，其特征在于，包括：基底，包括：导热绝缘层，具有彼此相对的第一表面以及第二表面；图案化线路层，配置于所述导热绝缘层上且暴露出所述导热绝缘层的部分所述第一表面；以及金属层，配置于所述导热绝缘层上且完全覆盖所述导热绝缘层的所述第二表面；至少一电子元件，配置于所述基底上且与所述图案化线路层电连接；封装胶体，至少包覆所述至少一电子元件；以及重布线路层，配置于所述封装胶体上且与所述至少一电子元件电连接，其中所述封装胶体的边缘约略切齐于所述基底的边缘。2.根据权利要求1所述的半导体封装结构，还包括：至少一导电通孔，贯穿所述封装胶体，其中所述重布线路层通过所述至少一导电通孔而与所述基底的所述图案化线路层电连接。3.根据权利要求1所述的半导体封装结构，还包括：黏着层，配置于所述基底上，其中所述至少一电子元件通过所述黏着层而固定于所述基底上。4.根据权利要求1所述的半导体封装结构，还包括：第一防焊层，配置于所述基底的所述金属层上，其中所述第一防焊层具有至少一第一开口，所述至少一第一开口暴露出部分所述金属层，而定义出至少一第一接垫；以及第二防焊层，配置于所述封装胶体上且覆盖所述重布线路层，其中所述第二防焊层具有至少一第二开口，所述至少一第二开口暴露出部分所述重布线路层，而定义出至少一第二接垫。5.根据权利要求4所述的半导体封装结构，还包括：第三防焊层，配置于所述基底的所述导热绝缘层上，且位于所述封装胶体与所述导热绝缘层之间，所述第三防焊层覆盖所述图案化线路层，其中所述第三防焊层具有至少一第三开口，所述至少一第三开口暴露出部分所述图案化线路层，而定义出至少一第三接垫，而所述至少一电子元件位于所述至少一第三接垫上。6.根据权利要求4所述的半导体封装结构，还包括：至少一散热元件，配置于所述第一接垫上。7.根据权利要求1所述的半导体封装结构，其中所述至少一电子元件包括多个电子元件，所述多个电子元件彼此串联、并联、电性独立或上述的组合。8.根据权利要求1所述的半导体封装结构，其中所述至少一电子元件包括主动元件与被动元件。9.根据权利要求1所述的半导体封装结构，其中所述重布线路层包括：重布线路，配置于所述封装胶体上；以及多个导电盲孔，位于所述封装胶体内且连接所述至少一电子元件以及所述重布线路。10.根据权利要求1所述的半导体封装结构，其中所述导热绝缘层的导热系数介于1W/(mK)至100W/(mK)之间。11.一种半导体封装结构的制作方法，其特...

【专利技术属性】
技术研发人员：谭瑞敏，王金胜，曾子章，黄重旗，唐伟森，范智朋，
申请(专利权)人：欣兴电子股份有限公司，旭德科技股份有限公司，
类型：发明
国别省市：中国台湾,71