半导体元件制造技术

一种半导体元件。半导体元件包括具有第一导电型的第一掺杂区与第二掺杂区以及具有第二导电型的第三掺杂区位于基底中。第三掺杂区位于第一掺杂区与第二掺杂区之间。第二掺杂区位于第一掺杂区的一侧。第二掺杂区的俯视图案具有至少一凹部。第三掺杂区的俯视图案具有对应至少一凹部的至少一凸部。

Semiconductor component

A semiconductor element. Semiconductor elements include the first doping region and the second doping region with the first conductive type and the third doping region with the second conductive type located in the substrate. The third doping region lies between the first doping region and the second doping region. The second doping region is located on the side of the first doping region. The overhead plan of the second doping region has at least one concave part. The top view scheme of the third doping region has at least one convex part corresponding to at least one concave part.

【技术实现步骤摘要】
半导体元件
本专利技术涉及一种半导体元件，且特别涉及一种双极型晶体管(bipolarjunctiontransistor；BJT)。
技术介绍
晶体管是一种固态半导体元件，其具有体积小、效率高、寿命长以及速度快等优点。双极型晶体管为两个PN接面构成的晶体管。BJT能够放大讯号、有效地控制功率、可高速工作以及具有良好的耐久能力。因此，BJT广泛地被应用于电流的控制，像是作为控制直流电源负载的开关元件、模拟讯号放大器、三维双极性模拟(3Dbipolarsimulation)、NPN元件、以及交流频率响应(ACfrequencyresponse)等等。以射极为共同端时，集电极电流与基极电流的比值称为共射极电流增益(commonemittercurrentgain)，其为BJT作为讯号放大器的重要参数。一般而言，当集电极与基集之间的崩溃电压固定时，共射极电流增益反比于集电极与射极之间的崩溃电压。因此，难以同时提高共射极电流增益以及集电极与射极之间的崩溃电压。
技术实现思路
本专利技术提供一种半导体元件，可共同地具有较高的共射极电流增益以及较高的集电极与射极之间的崩溃电压。本专利技术的一实施例的半导体元件包括第一掺杂区、第二掺杂区以及第三掺杂区。第一掺杂区与第二掺杂区具有第一导电型，且第三掺杂区具有第二导电型。第一掺杂区、第二掺杂区以及第三掺杂区位于基底中。第二掺杂区位于第一掺杂区的一侧。第二掺杂区的俯视图案具有至少一凹部。第三掺杂区位于第一掺杂区与第二掺杂区之间。第三掺杂区的俯视图案具有对应至少一凹部的至少一凸部。在本专利技术的一实施例中，上述的半导体元件还可包括阱区，其位于基底中。阱区的俯视图案位于第一掺杂区的俯视图案的内侧。阱区具有第二导电型。第二掺杂区与第三掺杂区位于阱区中。在本专利技术的一实施例中，上述的半导体元件还可包括场区。场区位于基底中，且第二掺杂区与第三掺杂区位于场区中。在本专利技术的一实施例中，上述的第一掺杂区的俯视图案与第三掺杂区的俯视图案可为封闭的环状图案。在本专利技术的一实施例中，上述的第二掺杂区的俯视图案与第三掺杂区的俯视图案可均为对称的形状。在本专利技术的一实施例中，上述的至少一凹部可包括多个凹部，且至少一凸部可包括多个凸部。多个凹部与多个凸部彼此对应设置。在本专利技术的一实施例中，上述的至少一凹部的深度与第二掺杂区的俯视图案在第一方向上或第二方向上的边长的比值范围可为0.1至0.45。第一方向与第二方向交错。在本专利技术的一实施例中，上述的第三掺杂区的俯视图案的内周长与外周长的比值范围可为1至2。内周长为第三掺杂区邻近第二掺杂区的边的周长，而外周长为第三掺杂区邻近第一掺杂区的边的周长。在本专利技术的一实施例中，上述的半导体元件还可包括第一叠层结构与第二叠层结构。第一叠层结构位于基底上，且位于第一掺杂区与第三掺杂区之间。第一叠层结构可包括依序堆叠于基底上的第一绝缘层与第一导体结构。第二叠层结构位于基底上，且位于第二掺杂区与第三掺杂区之间。第二叠层结构可包括依序堆叠于基底上的第二绝缘层与第二导体结构。在本专利技术的一实施例中，上述的第一导体结构还可包括依序堆叠于第一绝缘层上的第一多晶硅层与第一金属硅化物层。第二导体结构还可包括依序堆叠于第二绝缘层上的第二多晶硅层与第二金属硅化物层。半导体元件还可包括第一间隙壁与第二间隙壁。第一间隙壁位于第一叠层结构的侧壁，且第二间隙壁位于第二叠层结构的侧壁。在本专利技术的一实施例中，上述的第一叠层结构的宽度与第二叠层结构的宽度的比值的范围可为0.5至1.5。在本专利技术的一实施例中，上述的第二导体结构可与第二掺杂区电性连接，且第一导体结构可与第三掺杂区电性连接。在本专利技术的一实施例中，上述的第一导体结构可与第一掺杂区电性连接，且第二导体结构可与第三掺杂区电性连接。本专利技术的一实施例的半导体元件包括第一掺杂区、第二掺杂区、第三掺杂区、第一叠层结构以及第二叠层结构。第一掺杂区与第二掺杂区具有第一导电型，且第三掺杂区具有第二导电型。第一掺杂区、第二掺杂区以及第三掺杂区位于基底中。第二掺杂区位于第一掺杂区的一侧。第三掺杂区位于第一掺杂区与第二掺杂区之间。第一叠层结构与第二叠层结构位于基底上。第一叠层结构位于第一掺杂区与第三掺杂区之间。第一叠层结构包括依序堆叠于基底上的第一绝缘层与第一导体结构。第二叠层结构位于第二掺杂区与第三掺杂区之间。第二叠层结构包括依序堆叠于基底上的第二绝缘层与第二导体结构。本专利技术的一实施例的半导体元件包括集电极、射极以及基极。集电极与射极具有第一导电型，且基极具有第二导电型。集电极、射极以及基极位于基底中。射极的俯视图案位于集电极的俯视图案的内侧，且射极的俯视图案具有多个凹部。基极位于集电极与射极之间，且基极的俯视图案具有对应于多个凹部的多个凸部。基于上述，由于第二掺杂区的俯视图案具有至少一凹部，故第二掺杂区的面对第三掺杂区的一侧可具有较大的表面积。因此，半导体元件在运作时，有更多的载子可自第三掺杂区穿越至第二掺杂区，或由第二掺杂区穿越至第三掺杂区。如此一来，当半导体元件作为BJT时，可提高BJT的共射极电流增益。此外，在一些实施例中，第一掺杂区与第三掺杂区之间的基底上可设置有第一叠层结构，且第二掺杂区与第三掺杂区之间的基底上可设置有第二叠层结构。通过施加电压至第一叠层结构，可改变第一掺杂区与第三掺杂区中的空间电荷区的宽度。如此一来，可藉此改变第一掺杂区与第三掺杂区之间的电场强度。相似地，可通过施加电压至第二叠层结构以改变第二掺杂区与第三掺杂区之间的电场强度。因此，通过调整第一掺杂区、第二掺杂区以及第三掺杂区中的空间电荷区的宽度，可提高第一掺杂区与第二掺杂区之间的崩溃电压。为使本专利技术的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。附图说明图1A是依照本专利技术的一实施例的半导体元件的俯视示意图。图1B是沿着图1A中的A-A’线的剖面放大示意图。图2A至图2H是依照本专利技术的一实施例的半导体元件的制造流程的剖面示意图。图3是图2D的俯视示意图。图4是图2E的俯视示意图。图5是依照本专利技术的另一实施例的半导体元件的俯视示意图。【符号说明】10、20、50：半导体元件101、201：深阱区102、202：第一掺杂区104、204、504：第二掺杂区106、206、506：第三掺杂区108a、208a：第一叠层结构108b、208b、508b：第二叠层结构110a、210a：第一绝缘层111a、211a：第一导体结构110b、210b：第二绝缘层111b、211b：第二导体结构112a、212a：第一多晶硅层112b、212b：第二多晶硅层114a、214a：第一金属硅化物层114b、214b：第二金属硅化物层116a、216a：第一间隙壁116b、216b：第二间隙壁118、218：阱区120、220：场区121、221：隔离结构203：硬掩模层205：光刻胶层210：绝缘层212：多晶硅层223：介电层224：接触窗B、B1：主体部C：中心D1、D2：深度L1～L6：长度P、P1、P2、P3：凸部R、R1、R2、R3、E：凹部S1：内周长S2：外周长W1～W4：宽度X：第一方向Y：第二方向具体实施方式图1A是依照本专利技术的一实施例的半导体元件的俯视示意图。图1B是沿着图本文档来自技高网...

【技术保护点】
1.一种半导体元件，包括：具有第一导电型的第一掺杂区，位于基底中；具有所述第一导电型的第二掺杂区，位于所述基底中且位于所述第一掺杂区的一侧，且所述第二掺杂区的俯视图案具有至少一凹部；以及具有第二导电型的第三掺杂区，位于所述基底中且位于所述第一掺杂区与所述第二掺杂区之间，且所述第三掺杂区的俯视图案具有对应于所述至少一凹部的至少一凸部。

【技术特征摘要】
1.一种半导体元件，包括：具有第一导电型的第一掺杂区，位于基底中；具有所述第一导电型的第二掺杂区，位于所述基底中且位于所述第一掺杂区的一侧，且所述第二掺杂区的俯视图案具有至少一凹部；以及具有第二导电型的第三掺杂区，位于所述基底中且位于所述第一掺杂区与所述第二掺杂区之间，且所述第三掺杂区的俯视图案具有对应于所述至少一凹部的至少一凸部。2.如权利要求1所述的半导体元件，还包括具有所述第二导电型的阱区，位于所述基底中，所述阱区的俯视图案位于所述第一掺杂区的俯视图案的内侧，且所述第二掺杂区与所述第三掺杂区位于所述阱区中。3.如权利要求1所述的半导体元件，还包括场区，位于所述基底中，且所述第二掺杂区与所述第三掺杂区位于所述场区中。4.如权利要求1所述的半导体元件，其中所述至少一凹部的深度与所述第二掺杂区的俯视图案在第一方向上或第二方向上的边长的比值范围为0.1至0.45，所述第一方向与所述第二方向交错。5.如权利要求1所述的半导体元件，其中所述第三掺杂区的俯视图案的内周长与外周长的比值范围为1至2，其中所述内周长为所述第三掺杂区邻近所述第二掺杂区的边的周长，而所述外周长为所述第三掺杂区邻近所述第一掺杂区的边的周长。6.如权利要求1所述的半导体元件，还包括：第一叠层结构，位于所述基底上，且位于所述第一...

【专利技术属性】
技术研发人员：简郁芩，詹景琳，林正基，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71