集成电路与其形成方法技术

本发明专利技术公开一种集成电路与其形成方法，该集成电路包含一基底、一第一晶体管、一第二晶体管以及一第三晶体管。第一晶体管具有一第一金属栅极，其具有一第一底阻障层、一第一功函数金属层以及一第一金属层。第二晶体管具有一第二金属栅极，其具有一第二底阻障层、一第二功函数金属层以及一第二金属层。第三晶体管具有一第三金属栅极，其具有第三底阻障层、一第三功函数金属层以及一第三金属层。第一晶体管、第二晶体管与第三晶体管具有相同导电型，第一底阻障层中氮原子浓度>第二底阻障层中氮原子浓度>第三底阻障层中氮原子浓度。

【技术实现步骤摘要】

本专利技术涉及一种集成电路的结构与形成方法，特别是涉及一种具有不同驱动电压的多个晶体管的集成电路，以及其形成方法。
技术介绍
在现有半导体产业中，多晶硅广泛地应用于半导体元件如金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管中，作为标准的栅极材料选择。然而，随着MOS晶体管尺寸持续地微缩，传统多晶硅栅极因硼穿透(boronpenetration)效应导致元件效能降低，及其难以避免的空乏效应(depletioneffect)等问题，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界更尝以新的栅极材料，例如利用具有功函数(workfunction)金属层的金属栅极来取代传统的多晶硅栅极，用以作为匹配高介电常数(High-K)栅极介电层的控制电极。一般而言，具有金属栅极的制作方法可大概分为前栅极(gatefirst)制作工艺及后栅极(gatelast)制作工艺两大类。其中前栅极制作工艺会在形成金属栅极后始进行源极/漏极超浅接面活化回火以及形成金属硅化物等高热预算制作工艺，因此使得材料的选择与调整面对较多的挑战。而在后栅极制作工艺中，先形成一牺牲栅极(sacrificegate)或取代栅极(replacementgate)，并在完成一般MOS晶体管的制作后，将牺牲/取代栅极移除而形成一栅极凹槽(gatetrench)，再依电性需求于栅极凹槽内填入不同的金属。然而为了无论是前栅极或后栅极制作工艺，都需要形成多层的金属层以形成适合不同电性或驱动电压的金属栅极。而这些金属层的材料往往会影响晶体管的功函数，而成为影响产品效能的因素。目前，各厂商都致力于研发不同的制作工艺以制造具有较佳电性表现的金属栅极。
技术实现思路
本专利技术于是提出了一种集成电路，其具有不同驱动电压的多个晶体管。根据本专利技术的一实施例，本专利技术提供了一种集成电路，包含一基底、一第一晶体管、一第二晶体管以及一第三晶体管。第一晶体管设置于基底上，具有一第一金属栅极，第一金属栅极具有一第一底阻障层、一第一功函数金属层以及一第一金属层。第二晶体管设置于基底上，具有一第二金属栅极，第二金属栅极具有一第二底阻障层、一第二功函数金属层以及一第二金属层。第三晶体管设置于基底上，具有一第三金属栅极，第三金属栅极具有第三底阻障层、一第三功函数金属层以及一第三金属层。第一晶体管、第二晶体管与第三晶体管具有相同导电型，其中第一底阻障层中氮原子浓度>第二底阻障层中氮原子浓度>第三底阻障层中氮原子浓度。根据本专利技术另一实施例，本专利技术提供一种集成电路的形成方法，该集成电路具有不同驱动电压的多个晶体管。首先提供一介电层，具有一第一沟槽、一第二沟槽以及一第三沟槽。然后在介电层上形成一底阻障层，底阻障层包含一第一底阻障层设置在第一沟槽中、一第二底阻障层设置在第二沟槽中以及一第三底阻障层设置在第三沟槽中，其中第一底阻障层中氮原子浓度>第二底阻障层中氮原子浓度>第三底阻障层中氮原子浓度。接着在第一沟槽中、第二沟槽以及第三沟槽中的底阻障层上形成一功函数金属层。最后在第一沟槽中、第二沟槽以及第三沟槽中的功函数金属层上形成一金属层，以填满第一沟槽、第二沟槽以及第三沟槽。本专利技术提出了一种多个晶体管的结构与其形成方法，其特征在于形成的晶体管具有不同厚度及/或不同组份的底阻障层，由此调和这些晶体管的电性，使其各自具有不同的驱动电压。附图说明图1至图10为本专利技术一种集成电路的形成方法的步骤示意图。主要元件符号说明300基底402第一晶体管302浅沟槽隔离404第一介质层306接触洞蚀刻停止层405第一高介电常数层308层内介电层407第一蚀刻停止层318调和层410第一间隙壁318a第一调和层412第一轻掺杂漏极318b第二调和层414第一源极/漏极318c第三调和层416第一沟槽320搭配层418第一金属栅极322底阻障层500第二主动区域322a第一底阻障层502第二晶体管322b第二底阻障层504第二介质层322c第三底阻障层505第二高介电常数层324上底阻障层507第二蚀刻停止层324a第一上底阻障层510第二间隙壁324b第二上底阻障层512第二轻掺杂漏极324c第三上底阻障层514第二源极/漏极326功函数金属层516第二沟槽326a第一功函数金属层518第二金属栅极326b第二功函数金属层600第三主动区域326c第三功函数金属层602第三晶体管328顶阻障层604第三介质层328a第一顶阻障层605第三高介电常数层328b第二顶阻障层607第三蚀刻停止层328c第三顶阻障层610第三间隙壁330金属层612第三轻掺杂漏极330a第一金属层614第三源极/漏极330b第二金属层616第三沟槽330c第三金属层618第三金属栅极400第一主动区域具体实施方式为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的数个优选实施例，并配合所附的附图，详细说明本专利技术的构成内容及所欲达成的功效。请参考图1至图10，所绘示为本专利技术制作一种集成电路的方法的步骤示意图。首先，提供一基底300，例如是硅基底(siliconsubstrate)、外延硅(epitaxialsiliconsubstrate)、硅锗半导体基底(silicongermaniumsubstrate)、碳化硅基底或硅覆绝缘(silicon-on-insulator,SOI)基底等，但并不以此为限。基底300上具有多个浅沟槽隔离(shallowtrenchisolation，STI)302。基底300上具有一第一主动区域400、一第二主动区域500以及一第三主动区域600，彼此会被浅沟槽隔离302所分隔。接着分别于第一主动区域400、第二主动区域500以及第三主动区域600的基底300上形成一第一晶体管402、一第二晶体管502以及一第三晶体管602。在本实施例中，第一晶体管402、第二晶体管502以及第三晶体管602为同一导电型的晶体管，优选者，此三个晶体管都为N型晶体管。在本专利技术的一实施例中，如图1所示，第一晶体管402包含一第一介质层404、一第一高介电常数层405、一第一蚀刻停止层407、一第一牺牲栅极406、一第一盖层408、本文档来自技高网...

【技术保护点】
一种集成电路，其具有不同驱动电压的多个晶体管，包含：基底；第一晶体管，设置于该基底上且具有第一金属栅极，该第一金属栅极具有第一底阻障层、第一功函数金属层以及第一金属层；第二晶体管，设置于该基底上且具有第二金属栅极，该第二金属栅极具有第二底阻障层、第二功函数金属层以及第二金属层；以及第三晶体管，设置于该基底上且具有第三金属栅极，该第三金属栅极具有第三底阻障层、第三功函数金属层以及第三金属层，该第一晶体管、该第二晶体管与该第三晶体管具有相同导电型，其中该第一底阻障层中氮原子浓度>该第二底阻障层中氮原子浓度>该第三底阻障层中氮原子浓度。

【技术特征摘要】
1.一种集成电路，其具有不同驱动电压的多个晶体管，包含：
基底；
第一晶体管，设置于该基底上且具有第一金属栅极，该第一金属栅极具
有第一底阻障层、第一功函数金属层以及第一金属层；
第二晶体管，设置于该基底上且具有第二金属栅极，该第二金属栅极具
有第二底阻障层、第二功函数金属层以及第二金属层；以及
第三晶体管，设置于该基底上且具有第三金属栅极，该第三金属栅极具
有第三底阻障层、第三功函数金属层以及第三金属层，该第一晶体管、该第
二晶体管与该第三晶体管具有相同导电型，其中该第一底阻障层中氮原子浓
度>该第二底阻障层中氮原子浓度>该第三底阻障层中氮原子浓度。
2.如权利要求1所述的一种集成电路，其中该第一底阻障层中钛的原子
浓度<该第二底阻障层中钛原子浓度<该第三底阻障层中钛原子浓度。
3.如权利要求1所述的一种集成电路，其中该第一底阻障层的厚度<该
底阻障层的厚度<该第三底阻障层的厚度。
4.如权利要求1所述的一种集成电路，其中该第一晶体管的驱动电压>
该第二晶体管的驱动电压>该第三晶体管的驱动电压。
5.如权利要求1所述的一种集成电路，其中该第一底阻障层、该第二底
阻障层以及该第三底阻障层的氮原子浓度由靠近该基底的一侧向远离该基
底的一侧逐渐增加。
6.如权利要求1所述的一种集成电路，其中该第一底阻障层、该第二底
阻障层以及该第三底阻障层的氮原子浓度由靠近该基底的一侧向远离该基
底的一侧逐渐减小。
7.如权利要求1所述的一种集成电路，其中该第一晶体管、该第二晶体
管与该第三晶体管为N型晶体管。
8.如权利要求1所述的一种集成电路，其中：
该第一晶体管还具有第一上底阻障层，设置在该第一底阻障层与该第一
功函数金属层之间；
该第二晶体管还具有第二上底阻障层，设置在该第二底阻障层与该第二
功函数金属层之间；以及
该第三晶体管还具有第三上底阻障层，设置在该第三底阻障层与该第三
功函数金属层之间，其中该第一上底阻障层中氮原子浓度>该第二上底阻障
层中氮原子浓度>该第三上底阻障层中氮原子浓度。
9.如权利要求8所述的一种集成电路，其中该第一上底阻障层中钽原子
浓度<该第二上底阻障层中钽原子浓度<该第三上底阻障层中钽原子浓度。
10.一种集成电路的形成方法，该集成电路具有不同驱动电压的多个晶体
管，包含：
提供一介电层，具有一第一沟槽、一第二沟槽以及一第三沟槽；

【专利技术属性】
技术研发人员：杨智伟，刘玉峰，柯建村，许家福，杨玉如，刘恩铨，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71