本发明专利技术提供一种制造半导体器件的方法。为了在碳化硅衬底上方形成MOSFET，当执行伴随有氮化的热处理以降低栅绝缘膜和碳化硅衬底之间边界的附近的界面态密度时，由于MOSFET的电容和栅电压之间关系而发生CV滞后，由此降低了半导体器件的可靠性。为了解决上述问题，对碳化硅衬底上方形成的绝缘膜执行伴随有氮化的热处理(步骤S7)。然后，在惰性气体气氛中加热绝缘膜(步骤S9)。此后，具有由绝缘膜构成的栅绝缘膜的场效应晶体管形成在碳化硅衬底上方。
【技术实现步骤摘要】
【专利说明】相关申请交叉引用通过引用将2014年I月29日提交的日本专利申请N0.2014-014508的包括说明书，附图以及摘要的公开内容整体并入本文。
本专利技术涉及一种，并且特别涉及一种应用于包括碳化硅半导体衬底的半导体器件的有效技术。
技术介绍
因为碳化硅(SiC)比硅(Si)具有更大的带隙和近似大一位的击穿场，因此其有希望作为功率器件中采用的材料。作为将要形成在碳化硅衬底上方的器件结构，与具有平面结构的MOSFET相比，能够对具有沟槽栅结构的MOSFET (金属氧化物半导体场效应晶体管)进行微制造并且能够具有低导通电阻。因此，希望进行实际应用。众所周知，为了形成用于MOSFET的栅绝缘膜，热氧化半导体衬底以形成用作栅绝缘膜的热氧化膜。专利文献I (日本未审专利申请公开N0.2005-116893)教导了通过在绝缘膜借助热氧化而形成在碳化硅半导体衬底上之后，在伴随有氮化的气体气氛中执行热处理，来改善包括场效应晶体管的栅绝缘膜的绝缘膜和碳化硅半导体衬底之间的边界的界面的质量。日本未审专利申请公开N0.2005-116893
技术实现思路
与包括Si (硅)半导体衬底的半导体器件相比，碳化硅(SiC)半导体衬底上方的场效应晶体管具有的问题在于电子的迀移率由于栅绝缘膜的高界面态密度而降低。为了解决这个问题，众所周知的是通过优化形成栅氧化膜的步骤以及气体退火条件来降低界面态密度的技术。更具体地，气体退火条件的优化是在伴随有氮化的气体气氛中退火将变成栅绝缘膜的绝缘膜。即，在形成将要变成栅绝缘膜的氧化膜时的退火或在氧化膜形成之后的退火在气体(例如N2O(—氧化二氮)气体)气氛中执行使得氮进入氧化膜。由此，可降低栅绝缘膜和半导体衬底之间界面处的界面态密度。但是，当在伴随有氮化的气体气氛中退火该栅绝缘膜时，会发生CV滞后，由此降低半导体器件的可靠性。当通过热氧化方法形成具有沟槽栅结构的MOSFET的栅绝缘膜时，因为热氧化膜取决于半导体衬底的面取向而形成，因此将要形成在沟槽的内部侧壁上方的热氧化膜与将要形成在半导体衬底的主表面上方的热氧化膜相比具有较低的薄膜成形性。说明书和附图的说明将使其他目的和新颖特征变得显而易见。以下给出本说明书中公开的实施例中的一个典型实施例的简要说明。一种制造根据本专利技术的一个实施例的半导体器件的方法，包括以下步骤:对形成在碳化硅衬底上方的绝缘膜执行伴随有氮化的热处理；在惰性气体气氛中加热绝缘膜；以及在碳化硅衬底上方形成具有作为栅绝缘膜的绝缘膜的场效应晶体管。根据本说明书中公开的一个实施例，能够改善半导体器件的可靠性。特别地，能够降低MOSFET中的栅绝缘膜的界面态密度并且能够防止CV滞后的发生。【附图说明】图1示出根据本专利技术第一实施例的半导体器件的制造工艺流程；图2是根据本专利技术的第一实施例的的截面图；图3是续接图2示出的截面图；图4是续接图3示出的截面图；图5是续接图4示出的截面图；图6是续接图5示出的截面图；图7是示出根据本专利技术的第一实施例的MOSFET的电容和栅电压之间关系的曲线图；图8是示出根据本专利技术的第一实施例的MOSFET的电容和栅电压之间关系的曲线图；图9是用于比较比较实例的半导体器件中的滞后量以及本实施例的半导体器件中的滞后量的曲线图；图10是示出氮浓度以及距离栅绝缘膜的顶表面的深度之间关系的曲线图；图11是示出氢浓度以及距离栅绝缘膜的顶表面的深度之间关系的曲线图；图12示出根据本专利技术的第一实施例的的一个变型例中的制造工艺流程；图13是用于说明根据本专利技术的第一实施例的的一个变型例中的制造工艺流程的截面图；图14示出根据本专利技术的第二实施例的半导体器件的制造工艺流程；图15是示出根据本专利技术的第二实施例的的截面图；图16是续接图15示出的截面图；图17是续接图16示出的截面图；图18是续接图17示出的截面图；图19是续接图18示出的截面图；图20是续接图19示出的截面图；图21是示出比较实例的MOSFET的电容和栅电压之间关系的曲线图；图22是示出比较实例的MOSFET的电容和栅电压之间关系的曲线图；以及图23是比较实例的半导体器件的截面图。【具体实施方式】以下给出本专利技术的实施例的详细说明。在用于解释实施例的所有附图中，具有相同功能的构件由相同参考符号指定，并且省略其重复说明。在以下实施例中，作为原则上的通用规则，除非特别必要，否则不再赘述相同或相似部分的说明。第一实施例本实施例的半导体器件是将要形成在碳化硅半导体衬底上方的MOSFET。以下参考图2至6以及图1中所示的制造工艺流程说明本实施例的。图1示出本实施例的半导体器件的制造工艺流程。图2至6是用于说明本实施例的的截面图。首先，如图2中所示，制备其上方具有外延层EP的半导体衬底SB(图1中的步骤SI)。半导体衬底SB和外延层EP都由碳化硅(SiC)制成，并且诸如N(氮)，磷(P)或砷(As)的η型杂质被引入其中。更具体地，半导体衬底SB是4H-SiC衬底。外延层EP是通过采用外延生长方法而形成在半导体衬底SB的顶表面上方的半导体层，并且半导体衬底中包含的η型杂质的浓度高于外延层EP中包含的η型杂质的浓度。包括半导体衬底SB以及形成在半导体衬底SB上方的外延层EP的衬底在本文中被称为“碳化娃衬底(碳化娃半导体衬底)CS”。外延层EP的顶表面即碳化硅衬底CS的主表面的面取向是(0001)面。没有接触外延层EP的半导体衬底SB的下表面是碳化硅衬底CS的主表面的相反表面，即碳化硅衬底CS的背表面。随后，通过采用离子注入方法，以相对低的浓度，将P型杂质注入到碳化硅衬底CS的顶表面中，以形成P型阱PW。P型杂质例如是Al(铝)或B(硼)。P型阱PW的形成深度比外延层EP和半导体衬底SB之间的界面浅。随后，扩散层DF形成在碳化硅衬底CS的顶表面上方(图1中的步骤S2)。通过采用抗蚀剂图案(未示出)作为掩膜，从碳化硅衬底CS上方进行η型杂质的离子注入，来形成扩散层DF。η型杂质例如是N(氮)，Ρ(磷)或As(砷)。在平面图中，扩散层DF布置为夹着将在后续步骤中形成的栅电极GE(参见图4)。一对扩散层DF包括将在后续步骤中形成的MOSFET Ql的源/漏区(参见图4)。随后，以相对高的浓度将上述P型杂质引入到碳化硅衬底CS的顶表面中的未示出的区域中，以形成P型半导体层。此后，执行热处理以活化上述步骤中引入到碳化硅衬底CS中的η型杂质和P型杂质。当采用碳化硅衬底CS时，在比采用常规硅衬底时更高的温度下，当前第1页1 2 3 4 5 本文档来自技高网...
【技术保护点】
一种制造半导体器件的方法，包括以下步骤：(a1)制备碳化硅衬底；(b1)在所述碳化硅衬底中形成源/漏区；(c1)在所述碳化硅衬底的顶表面上方形成第一绝缘膜；(d1)在第一气体气氛中对所述第一绝缘膜和所述碳化硅衬底执行伴随有氮化的第一热处理；(e1)在步骤(d1)之后，在第二气体气氛中对所述第一绝缘膜和所述碳化硅衬底执行第二热处理，所述第二气体气氛是惰性气体，以及(f1)在步骤(e1)之后，在所述碳化硅衬底上方经由所述第一绝缘膜形成栅电极，其中，所述栅电极、所述第一绝缘膜和所述源/漏区形成场效应晶体管。
【技术特征摘要】
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【专利技术属性】
技术研发人员：滨正树，笼利康明，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP
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